Verilog Review
Agenda
目的
Verilog概述
Verilog建模
模块
模块组成
书写建议
时延
Verilog基本语法
标识符
可读性
注释
空格
数据类型
操作数
运算符
条件语句
循环语句
函数
Verilog for design
module
端口
数据类型
例化模块
参数化
行为描述
过程赋值句
可综合约束
警告和错误
Verilog for Test
Testbench
module
变量声明
模块例化
产生激励
仿真控制
文件操作
波形处理