随笔分类 - System Verilog基础
摘要:System Verilog进行验证是可以不综合的 发现DUT中的功能问题 预备知识:Linux/verilog/gvim System Verilog学习目录 System Verilog Testbench功能 DUT - 待测试对象,RTL代码 产生激励(generate) 驱动激励(driv
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摘要:目标 设计流程 验证设计文档和RTL code之间的关系 RTL code(DUT) - 可以当作是一个黑盒,DUT内部是完全不可见的 白盒验证 - DUT内部RTL完全可见 灰盒验证 - DUT内部的RTL部分可见 工具 主流EDA 设计节点 DV - 特指是功能验证,主要是system veri
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摘要:取消高亮显示空格和Tab gvim ~/.vimrc # 在.vimrc文件中 set nohls # shell中执行 source ~/.vimrc ./vimrc是Gvim的配置文件 Gvim新建窗口 :tabnew # 切换窗口(坐下上右切换) ctrl + w + h/j/k/l 设置链接
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摘要:数字IC设计全流程设计 掌握数字集成电路设计的流程 数字设计流程中每个阶段主要做哪些工作? 数字设计流程中每个阶段使用的主要EDA工具? 数字电路常用软件公司Mentor(questasim),Synopsys(VCS),Candence(incisive) 1.手机芯片简介 电子设备中集成了很多的
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