随笔分类 - IC Front-End Design / CDC
摘要：1.异步FIFO的应用 跨时钟域 批量数据 传输效率高 2.异步FIFO结构 FIFO深度 - 双端口RAM设计 3.异步FIFO深度计算 4.异步FIFO读写地址的编码 5.异步FIFO读写时钟域的信号同步 6.异步FIFO空满信号的产生
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摘要：1.两级触发器的问题 2.多比特跨时钟域的处理方法 FIFO是处理跨时钟问题的最常用问题 3.格雷码编码处理跨时钟域 4.异步FIFO 5.多比特跨时钟域的握手处理
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摘要：1.慢时钟域信号同步到快时钟域的处理方法 快时钟信号采用慢时钟域信号 -- 两级触发器同步器 慢时钟域信号电平比较长,快时钟域的多个周期内都可以采样到慢时钟域信号 -- 只对信号的上升沿/下降沿/双沿检测 握手处理 -- Bus传输中使用,单bit信号使用较少 2.信号上升沿检测 -- 边沿检测同步
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摘要：1.什么是亚稳态? 数据在时钟沿处变化,会导致出现亚稳态 2.如何处理亚稳态? 在实际设置时,多采用引入同步机制防止亚稳态传播 3. 二级寄存器(同步器) 4.MTBF(平均故障间隔时间) 时钟频率比较低(480M)的时候,可以使用二级触发器,降低亚稳态发生概率 时钟频率比较高(1.5G)的时候,可
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摘要：建立时间和保留时间 首先，我们必须有一个观点，就是对任何一种触发器在时钟触发沿儿前后的一个小的时间窗口内,输入的信号必须稳定。这样的作用，也就是说我们时钟沿而来的时候，我们捕获的数据也是稳定的值,也就是确定的值。那如果不稳定呢，如果数据变化在这个时钟沿,那请问你这个时钟捕获的数据到底是什么样的值呢？
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摘要：什么是跨时钟域的概念呢？ 在一个电路中launch的时钟和capture时钟，如果不是同一个时钟呢？就是跨时钟域的电路 若两个时钟是同步时钟呢，那这个就叫同步时钟域 若两个时钟是异步呢时钟呢，那就是异步时钟域,也就是异步跨时钟域电路。 看这张图。这是clock a的domain，这是clock b的
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摘要：CDC设计实例 加速器 假设要处理一项业务比如图像处理，有两种方向，第一种选择一些通用的处理器CPU\GPU\DSP等通用的处理器，第二种是将算法映射成IP，直接使用IP进行处理图像处理等专门的业务就是加速器。加速器是挂接到总线上的，类似于DMA，需要CPU派发一些任务给加速器执行。 软件配置 C代
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摘要：CDC设计实例 Clock Gating Cell & Glitch Free Clock Switch(门控单元和动态切换时钟) 一个电路有多个时钟输入进来,希望在工作当中能够动态切换时钟;比如CPU根据工作负载（AI或视频处理）,工作负载大,时钟频率快,功耗高,工作负载低（浏览图片或者待机）,时
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摘要：时钟域 所谓的时钟域的定义是以捕获时钟来划分时钟域。看上面的图，以捕获的时钟来划分时钟域，图1，它的launch时钟是CLKB，它捕获时钟呢，也是CLB，那么我们以捕获时钟来作为划分时钟，这个时钟域就是CLKB时钟域。 图2，数据的发送和接收不是同一个时钟。以C2捕获时钟来作为这个电路的时钟。所以一
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摘要：异步时钟 之前提到同步时钟是来自于同一个源的，那么异步时钟指的就是来自于不同源。它们之间没有固定的相位的关系。 上面电路图，几个时钟之间是什么关系呢？ 首先ClockA和ClockA_div2这两个时钟，它是同步时钟，因为它们之间有固定的相位关系。ClockA_div2就来自于clockA。 Clo
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摘要：1 ASIC 中时钟的结构 ASIC电路中的时钟的结构。这是一个非常典型的MCU的时钟结构图。它的时钟结构和功能的划分。首先，我们通过外部振荡器发送了一个8MHz的时钟给PLL，经过分分频和倍频产生更多的一些时钟。这些时钟再经过一些多路选择器来送给后面的电路。从上图里面看，我们把它做了1,2,4,8
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摘要：同步时钟 所谓的同步时钟，我们指的是同源。也就是说时钟，它来自于同样的源头 比如一个电路有一个时钟clk，然后经过一个分频以后送到另外一个寄存器。那么，这个分频出来的时钟和clk，它们之间就是同源的。它们之间有固定的相位的关系，所以成为同步的时钟。 对于右边这个电路来讲呢，两个寄存器它接的都是同一个
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摘要：1 什么是时钟? 1.1 时钟定义 跨时钟域处理,是在设计过程中经常要处理的问题,决定芯片的正确和可靠性 电脑中有很多的芯片,每个芯片都是在特定的时钟下进行工作的,时钟信号是连续的脉冲信号;它是按一定的电压幅度在一定时间间隔内连数连续发出的脉冲信号。 1.2 时钟偏斜(clock skew)和时钟抖
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摘要：Clock Domain Crossing CDC问题主要有亚稳态问题,多比特信号同步,握手信号同步,异步Fifo等 Topics Describe the SoC Design Issues Understand the tranditonal verification limitation Kn
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摘要：亚稳态问题 各种跨时钟域的问题都会归结于亚稳态的问题,IP设计时钟域不超过两个,对于CDC设计要求不高;对于SoC设计来说,CDC处理十分重要 1.什么是亚稳态? transition time 是可以计算出来的值,与output load(输出负载),输出负载越大transition time 越
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