随笔分类 - EDA工具使用
了解数字电路设计常用的EDA工具
摘要：在 compile之前保存ddc设计文件 check design - 检查文件的连接性和物理性 check design之后可以将未映射的网表写出,如果是几十万级的RTL,如果不写出,设置约束出现问题,更改之后,前面的流程需要重新进行,花费时间 check design之后写出未映射的网表,再读入
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摘要：环境建立命令与变量 综合主要的三部分：RTL\目标工艺库\约束文件 DC综合过程中timing > area,在时序满足的条件下进行面积优化 RTL一般会映射为standcell(与非门)，需要将对应的目标工艺库（target library) 如果在RTL中不止使用了target library中
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摘要：Verdi使用目标 生成fsdb波形 查看fsdb波形 追踪RTL代码 目录 Verdi历史 生成fsdb波形 三个变量&&三个命令 变量PATH LD_LIBRARY_PATH so - share object 仿真软件/硬件平台与LD_LIBRARY_PATH的匹配 Modeltech-->M
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摘要：逻辑综合简介 逻辑综合:代码转变为网表 FPGA:代码转变为FPGA内部的数字单元 在进行综合的时候往往会使用一些脚本工具 需要学会看综合之后的报告 1.目标 进行综合需要读入RTL设计，还需要用到fab提供的工艺库（综合库） RTL -- 书写完成后,输入到DC,复杂的RTL设计,通常是层次化设计
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摘要：逻辑仿真工具VCS mismatch,预计的仿真结果和实际仿真结果不同,寻找原因? 首先考虑代码,,不要让代码跑到工具的盲区中 其次考虑仿真工具的问题 +race -- 将竞争冒险的情况写到文件中 不同仿真工具仿真出来的结果不同,不同版本的仿真器,仿真出来的结果不同 RTL级仿真和门级仿真结果不同
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摘要：逻辑仿真工具-VCS 编译完成不会产生波形,仿真完成之后,生成波形文件,通过dve产看波形 vcd是波形文件的格式,但是所占的内存比较大,后面出现了vpd(VCD+)波形文件 将一些系统函数嵌入到源代码中,VCS不会自动保存波形文件 Dump波形,就是将仿真波形记录下来 1.后处理考虑的因素 在设计
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摘要：逻辑仿真工具VCS verdi只进行debug进行使用,不进行编译,只进行产生波形之后的debug 仿真速度和代码质量有关系,选项也会影响仿真速度,行为级>RTL>门级 信号的可见性和可追踪性 1.系统函数Debug display() -- 在active region;$monitor() --
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摘要：Verilog Simulation Event Queue 主要了解VCS是如何处理交给它的代码的 Verilog的仿真事件队列，介绍VCS如何处理交给它的代码。VCS是Synopsys公司的，支持多种语言。 1.Verilog 仿真事件队列 Verilog内建仿真规范 IEEE1364，Veri
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摘要：逻辑综合工具DC IC设计流程，市场-->制定spec-->RTL(同时进行sim，通过alint检查RTL有没有错误)-->systhesis(逻辑综合)-->PR(STA)-->Tape Out 逻辑综合将RTL转换为Gate Netlist,这些Gate时没有物理概念的，只是一些逻辑，需要摆放
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摘要：# 逻辑仿真工具VCS使用 ## 1 Makefile执行VCS仿真 ``` # Makefile for simulating the full_adder.v with the simulator VCS # # Macro variable RTL := ./full_adder.v TB +
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摘要：1 逻辑仿真工具VCS的使用 在书写完成RTL代码之后，确保自己书写的代码和自己想要的逻辑是一致的。 VCS是synopsys公司下的的仿真工具。 1 VCS仿真过程 编译-->仿真-->debug/查看波形 vcs 1.1.1 编译 vcs -sverilog -debug_all full.ad
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