SystemVerilog之通过Modelsim运行仿真
介绍:最近再学systemVerilog绿皮书《System Verilog验证 测试平台编写指南》,里面有很多的程序想要去仿真运行并查看结果。手头只有装有windows10系统的电脑,因此装了个modelsim10.7来运行程序并仿真。用一个简单的例子来记录一下编译和仿真过程
后续会去找个装有VCS的Linux虚拟机来跑程序。
一、软件
1. 程序编写软件vscode。
2. 仿真软件modelsim10.7。
二、编写程序
编写程序helloSV.sv如下
1 module HelloSV(); 2 initial begin 3 $display("Hello System Verilog!"); 4 end 5 endmodule
三、建立modelsim工程
1. 打开modelsim,file->new->project, 并建立hellosv_sim的工程
2. 加入编写好的程序
3. 选中程序并编译
可以看到绿色的勾,表明编译通过
4. 再点击Transcript窗口上方的Library窗口可以看到我们编译的程序已经加载到work库中了。
5. 右键点击HelloSV.sv,选择simulate,会出现如下界面,再点击红圈中的按钮开始仿真。
6. 此时可以在Transcript窗口看到仿真结果
和我们所期望的输出结果一致。恭喜,程序运行通过!
结尾:这里记录一下modelsim仿真流程,希望对你有帮助。
分类:
SystemVerilog
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