2023年4月14日
记录一下verilog重复例化的两种方式
摘要： 0 前言 这段时间例化了挺多mem，过程中也了解到了一些新的东西，在这里记录一下 1 for循环方式例化方法 先给出 sub_module module sub( input [7:0] din, output logic [7:0] dout ); assign dout = din; endmo 阅读全文
posted @ 2023-04-14 00:38 行走的BUG永动机 阅读(302) 评论(0) 推荐(0) 编辑
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