摘要： 近日读了一篇和自己工作内容非常契合的paper, 作者是华为海思的工程师们，通讯作者是夏晶，文章主要是介绍chiplet现状以及提出的一种无buffer的环形总线NOC的结构，由于本人常年从事总线设计工作，读起来非常得心应手，在此写一些总结和感想。 首先介绍一下这篇paper的主要内容: 核心思想: 阅读全文

摘要： 在知乎看到的2篇文章，部分转载过来，觉得这个细节以前确实不怎么注意，里面还是有点小学问的. 原文：https://zhuanlan.zhihu.com/p/212356622 内容提要 valid 与data 的时序修复时的打拍 如何无气泡？ 问题描述 AXI 协议使用的是valid-ready握手 阅读全文

摘要： 问题的由来： 在第4.7.1章节中，有这样的一种状态转换： ReadShared操作，Initial state = I, Final state = UD, Comp response = CompData_UD_PD, 是什么情景能出现这样的状态转换呢？ 经讨论，可以考虑以下时空图的操作: 当R 阅读全文

摘要： 最近研究了一下关于服务器片间互联的主流协议和连接方式，之前接触的主要是CCIX，这几天也关注了一下Intel主推的CXL协议，记录一下学习中的一些重点和问题。 CXL的全称是Compute Express Link，主要为了解决芯片和外设直接的互联问题，也包括芯片之间的片间互联，应用场景包括AI，M 阅读全文

摘要： 经常和处理器的这些概念打交道，每个的意思都蛮熟，但是这个缩写还是时常出现断片情况，总结一下。 首先是更基础的几个概念： socket：就是主板上插cpu的槽的数目，也即管理员说的”路“，一般做server chip说的dual-socket, 就是双路直连的芯片，主要是因为单芯片性能不够，而限于工艺 阅读全文

摘要： 最近重新整理了一下AXI协议里对于ordering的描述，总结在下面，这里其实有很多实现相关的方式，协议里只是给了一些指导意见，对于具体的做法就需要实战中再看具体情况了，比如ID位宽在哪个节点扩展，系统如果有PCIe的ordering，如何高效的保序，减少性能影响；如果涉及到非一致性域到一致性域的转 阅读全文

摘要： 上一篇讲到了PCIe的事务层，下面会对数据链路层和物理层做简要介绍。 数据链路层的主要功能为： TLP传输出错检测和裁决 LCRC和Sequence Number的生成 存储发送端的TLP用于重发 为TLP和DLLP做crc校验 DLLP的ack/nack响应 链路初始化和电源管理DLLP传输 用于 阅读全文

摘要： 写在正文之前： 疫情高发，2020的春节，希望大家都能平安度过，武汉加油，祖国加油！ 正文： PCIe一直以来都是在我心头挥之不去的一片荆棘，不管是主流的X86架构，ARM架构，还是新兴的AI芯片，无一不把PCIe总线接口作为重要的互联接口。而在过去的工作中，芯片架构，总线拓扑，带宽计算，也都躲不开 阅读全文