摘要：
昨天的面试中，面试官考察了fifo设计的问题，刚好之前做过fifo IP核的使用，fifo设计注意事项，所以，打算自己动手写一个fifo 已经在设计中了，主要是要考虑异步时序的约束问题，因为fifo设计就是异步的比较复杂，同步的较简单，但是异步fifo设计又没有合理的时钟约束，所以本篇博客就是为了解 阅读全文
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FIFO的使用 FIFO（First In First Out），即先进先出。 FPGA 或者 ASIC 中使用到的 FIFO 一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存或者高速异步数据的交互。它与普通存储器的区别是没有外部读写地址线，这样使用起来相对简单，但缺点就是只能 阅读全文
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fifo设计主要包括 存储部分 写时钟域电路部分 读时钟域电路部分 跨时钟域电路部分 fifo设计需要注意的几个关键部分 fifo设计读写指针与格雷码 由于fifo是工作在两个不同的时钟域中读地址在某一个时刻将地址跳变 0111 >1000 如果读时钟恰好在这个时刻读取数据，得到的地址有可能是000 阅读全文
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ROM的使用 使用quartus实例化字符宽度为8，深度为256的单端口一个ROM，指定mif文件的位置并进行仿真，仿真脚本如下所示 `timescale 1ns/1ns `define clk_period 20 module tb_rom_1port(); reg [7:0]addr; reg 阅读全文
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RAM的使用 嵌入式存储器结构由一列列 M9K 存储器模块组成，通过对这些 M9K 存储器模块进行配置，可以实现各种存储器功能，例如： RAM、移位寄存器、 ROM 以及 FIFO 缓冲器。 使用quartus的定制ip核定制一个深度为256，宽度为8位的双端口（读写）RAM存储器，并对存储器进行仿 阅读全文
摘要：
从物理层抽象出来状态机，以按键消抖为例 按键在未被按下时状态为高电平，按下后为低电平，按下与释放按键都会存在一段时间的抖动期，这个抖动的存在对电路的设计时极其不好的，可能会让电路处于未知状态，所以设计电路中需要用到按键的，一定要设计他的消抖电路，设计的消抖电路要能滤除抖动，并且能输出按键的状态以及按 阅读全文
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实验内容 状态机的写法，看了这个贴子，保证弄懂状态机，其他帖子就不用看了 状态机三种写法的示例，实现一个序列检测机，检测hello //一段式有两种写法 //一段式相较两段式，输出会延时一拍，这不知道是错了还是正常的-_-@ module seq_check_hello( clk, rst, x, 阅读全文