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摘要： 占空比50%的5分频 记事续 20110920 今天早上一起床就觉得昨天自己关于的分频器下的结论很不妥，原因是如果同时用到上升沿和下降沿那么可不可能决绝这个问题呢？于是试了一下用同时用两个触发沿，但是简单的让一个寄存器同时上升沿和下降沿触发，综合无法通过，实际中应该没有这种触发器，钟师兄提议试一下用门电路做延时，比如用两个非门之类的，试了一下，结果非门都被综合器优化掉了，很纠结啊，然而后来还是放弃了这种想法，因为这种延时不可靠，不是最好的方法。 然后张同学早上到实验室说了他的想法，就是用上升沿和下降沿各做一个2:3的分频器，再把两者或以下即可，这时大家豁然开朗。的确要想做到50%的占空比两个沿 阅读全文

摘要： 占空比50%的5分频 记事 2011 09 19 今天一师兄去华为面试FPGA设计工程师，面试官问了若干个问题，其中一个是让设计一个1比1的5分频器。然后师兄回到实验室跟我们讲了这件事，当时像许多人一样，第一反应是，做个5计数器，然后用时钟信号和计数器输出信号做一些组合输出即可。这道经典的数电题在考试考研的时候经常出现。某师弟说他们考数电时候就考了，貌似考研的时候也考过这道题，我没考过研，不太清楚，但是学数电的时候确实做过这道题，老师也是像上面那样讲的。然而，我还是有些疑惑，于是打算用Quartus试着编一下看看，程序比较简单，LIBRARY IEEE;USE IEEE.STD_LOGIC_1 阅读全文