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2018年9月29日
重学Veriliog(2)——高级编程语句
摘要: 1.判断 1.1 if ... else ... 有优先级 在组合逻辑电路中,需要避免产生Latch(避免结构不完整) Latch容易引起竞争冒险,同时静态时序分析工具也不好分析穿过Latch的路径? 1.2 case 无优先级 使用default,防止latch 1.3 casex和casez c
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posted @ 2018-09-29 12:58 GenXGSS
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