2018年9月28日
重学Verilog(1)
摘要： 1.线与、线或功能 wor 2.三态门 3.assign 和 deassign : 在过程语块中对寄存器变量强制赋值和放开； force 和 release : 在过程语块中对寄存器和线网强制赋值和放开； 4.fork..join... 并行语句，内部并行执行 阅读全文
posted @ 2018-09-28 16:56 GenXGSS 阅读(211) 评论(0) 推荐(0) 编辑