2011年12月25日
VHDL学习心得
摘要： 问题1： signal reg :std_logic_vector(2 downto 0) :="010" ; 这样声明一个signal 后面加【:=】后可以直接赋值，这个值是初始值，但是我用以下代码出现了问题 signal reg :std_logic_vector(2 downto 0) :="010" ;begin process(a) begin te... 阅读全文
posted @ 2011-12-25 21:00 Freezing_ 阅读(464) 评论(0) 推荐(0) 编辑