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2011年12月25日
VHDL学习心得
摘要: 问题1: signal reg :std_logic_vector(2 downto 0) :="010" ; 这样声明一个signal 后面加【:=】后可以直接赋值,这个值是初始值,但是我用以下代码出现了问题 signal reg :std_logic_vector(2 downto 0) :="010" ;begin process(a) begin te...
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posted @ 2011-12-25 21:00 Freezing_
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