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ISE安装顺利，Modelsim安装遇到问题，无法识别License安装步骤参照http://xilinx.eetop.cn/viewthread-357226安装完毕，变量设置完毕后打开modelsim提示：Unable to checkout a license. Make sure your ... 阅读全文
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1.安装好后，选择一个文件夹，右键有 选项 2.在想要创建同步副本的地方右键 关于其中符号连接，目录连接和硬连接区别，详见 林杰的博客http://llloo.cn/archives/1018.html 简单的来说， 符号连接，目录连接点称为软连接，连接的删除不影响源文件；源文件删除后，连接失效 硬连接，连接和源文件删除互不影响，而且修改文件名后同样处于连接状态，只有源文... 阅读全文
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1.可以下载进去，但是nios不运行，简单的printf都不行 将管脚换一下，下到黑金的板子就没有问题，新建一个bsp工程，测试了on chip memory就没有问题 再次添加sdram，cup的等级选择最低，去掉usb相关的管脚，新建bsp工程，没有问题 奇怪的问题，新建一个bsp工程就可以解决！ 阅读全文
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调硬件出现莫名其妙的问题时，首先确定硬件连接有没有问题，必须的！之前自己已经这么干了，就算是别人十分确定没有问题，也需要再次清查，焊接，引脚短路之类的stupid problems这次遇到的问题时，数据总线输出时，数据会跳变，而且只有固定组合的时候会跳变http://www.amobbs.com/forum.php?mod=viewthread&tid=5535198&page=1#pid6700331我在上面论坛发帖详细说明了从里面学到了什么？1.固定组合变化，说明这两条线有关联，01 10 都变成00， 11 00都没有变化，实际是这两条线短路这里可以看到，inout口的输 阅读全文
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三段式状态机，看着很繁琐，但是用起来条理清晰，自己总结一下第一段：状态改变这里需要特别注意的是,第5行,状态变化的时候,必须要使用时钟沿,上升或下降,不能在两个沿都变化,虽然这样仿真正确,但是下载到硬件中无效,状态不会变化 1: process(clk,rst_n) 2: begin 3... 阅读全文
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同一wire链接的两个模块，为什么有一遍会有信号，另一边看不到却没有？ 这里empty信号，在fifo端就可以观察到信号，而在small_fifo_empty端就没有信号？为什么？ 其他也是一样，很奇怪，难道是我模块中的其他模块的添加方式有问题？ 观察fifo的数据指示口，发现数据其实是写进去了，但是在自己建立的component仿真文件中没有看到，是自己添加信号的方式有问题！ ... 阅读全文
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不通过quartus仿真，简单的仿真，就不用建立工程了，直接建立个简单的库1.改变当前modelsim的工作路径到quartus工程的根目录下2.新建库3.添加必要的文件这里第一个框，要选好自己需要的库，不要加错了依次添加主要的vhdl文件，testbench文件，IP生成的vhd文件，如果自己使用的是altera-modelsim，那么就不需要添加相关的库文件，设置后面说这里添加了这3个文件4.仿真时库的设置start simulation选择好testbench文件，和时间分度在libraries这里，添加如下库文件添加完毕，OK开始仿真，添加信号，观看波形，没有问题，这里就没有出现上篇文 阅读全文
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之前看到的文章中说明了怎么仿真IP，但是找不到了，自己写一篇 1.写好主要的vhdl文件，然后生成testbench文件 2.写testbench中的激励然后设置 3.设置testbenches文件，new 这里注意： 第一个框中填写的是这个testbench的文件名，也就是后缀是xxx.vht的文件的名字 第二个框是entity的名字，自动生成的是xxx_vhd_... 阅读全文
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很久没有写blog了，由于live write出问题了，自己的经历和想法只能在word中记录，word不小心丢了一次，虽然找回来了，但是还是心有余悸啊，决心把live write搞好，发在网上还是比较保险的…… 阅读全文
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1.在机械层画出边框和长宽 2.导出两次 3. 阅读全文