脉冲边沿检测（Verilog）
摘要：
脉冲边沿检测（Verilog） 在很多时候都要对输 入脉冲进行边沿检测，如PS/2时 序，ps2_data数据在ps2_clk时钟下降沿接收。 边沿检测Verilog程序代码： module DetecEdge(clk,ps2_clk,rst_n,pos_ps2_clk,neg_ps2_clk); input clk; //输入时钟 input ps2_clk; //输入要检测边沿的脉冲 i... 阅读全文
posted @ 2010-01-06 10:21 fpga_hjh 阅读(5504) 评论(2) 推荐(1) 编辑
