FPGA DSP 经验交流

摘要： Name Size Last Modified File:xilinxftp.newlocation.zip 2 KB 2009-8-26 23:03:00File:xilinxftp.newlocation.tar.Z 3 KB 2009-8-26 23:03:00File:xilinxftp.newlocation.tar.gz 2 KB 2009-8-26 22:57:00xapp242... 阅读全文

摘要： Contents of /pub/applications/xappApplication design files for XAPP Application NotesSee http://www.xilinx.com/apps/xapp.htm for more information.======================================================... 阅读全文

摘要： ftp://ftp.xilinx.com/pub/applications/refdes/ ftp://ftp.xilinx.com/pub/applications/xapp/00_index.htmContents of /pub/applications/xappApplication design files for XAPP Application NotesSee http://www... 阅读全文

摘要： 摘要： 基于FPGA/CPLD的UART设计众多，本文分析了3倍频采样方法存在的不足，同时分 析了16倍频采样对起始位检测的可靠性，并给出相关的VHDL硬件描述语言程序代码。 　　关健词： 异步数据;UART;FPGA/CPLD;VHDL 　　概述 　　随着电子设计自动化(EDA)技术的发展，可编程逻辑器件FPGA/CPLD已经在许多方面得到了广泛应用，而UART(通用异步收发器) 是在数字通... 阅读全文

摘要： 首先外部信号相对于内部的时钟是一个异步的信号，做同步处理是很重要的，能够很好的避免毛刺（错误的）的出现。 但是触发信号引入的时钟偏于需要在单片机处理的时候做一下校正 . （1） 边沿触发的时候不是使用外部信号的上升沿，而是使用首先利用2个D触发器，通过检测触发器输出的信号来判断边沿的情况 这种方法，即把时钟同步带FPGA的时钟域，也很好的进行边沿的检测，不够要注意一个问题，就是竞争想象,如果D触发... 阅读全文

摘要： http://course.buct.edu.cn/homepage/common/opencourse/course_index.jsp?_style=buct&courseId=10582 阅读全文

摘要： Verilog HDL中总共有19种数据类型 4 个最基本的数据类型：integer型、parameter型、reg型和wire型。 其他的类型有 ：large型、medium型、scalared型、 time型、small型、tri型、trio型、tril型、 triand型、trior型、trireg型、vectored型、wand型和wor 型。一、数字整数有二、八、十、十六进制＜位... 阅读全文

摘要： `timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 15:40:04 01/06/2010 // Design Name: // Module Name: fi... 阅读全文

摘要： `timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 16:08:22 01/06/2010 // Design Name: // Module Name: FI... 阅读全文

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