2010年7月16日

关于verilog分频程序

摘要： 众所周知，分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频... 阅读全文

posted @ 2010-07-16 13:17 fpga_hjh 阅读(13181) 评论(3) 推荐(1) 编辑

FIFO学习（转）

摘要： 1．什么是FIFO？FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。2．什么情况下用FIFO？FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一... 阅读全文

posted @ 2010-07-16 01:30 fpga_hjh 阅读(1717) 评论(2) 推荐(2) 编辑

基于Verilog HDL的异步FIFO设计与实现

摘要： 基于Verilog HDL的异步FIFO设计与实现在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了同步操作的可能性，并使系统重复地进入亚稳定状态[1]。在有大量的数据需要进行跨时钟域传输且对数据传输速度要求比较高的场合，异步FIFO是一种简单、快捷的解决方案。 　　... 阅读全文

posted @ 2010-07-16 01:24 fpga_hjh 阅读(11943) 评论(2) 推荐(6) 编辑

同步FIFO的Verilog代码

摘要： 空间管理 您的位置: 中国电子顶级开发网--电子设计讨论、博客、超人气的电子工程师资料分享平台 » yuedx的个人空间 » 日志 这里的日志均为读书时转载的，再次澄清说明～～～ 同步FIFO的Verilog代码上一篇 / 下一篇 2009-10-25 22:39:06 / 个人分类：FPGA设计基础知识 查看( 660 ) / 评论( 3 ) / 评分( 0 / 0 ) ht... 阅读全文

posted @ 2010-07-16 01:21 fpga_hjh 阅读(4821) 评论(1) 推荐(1) 编辑

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