Verilog UART
摘要：
并转串——串转并 要求：并行输入1 byte，串行输出，无数据时输出高电平，输出格式1100+8bit+奇偶校验+0011（停止位） 串行输入，并行输出，检测是否奇偶校验错误，是否有帧传输错误 传输每bit数据占16个clock周期 //transmitter.v module transmitter(in_clk, in_resetn, in_Data, in_DataE... 阅读全文
posted @ 2010-01-29 09:48 fpga_hjh 阅读(906) 评论(0) 推荐(1) 编辑
