转载 问题讨论：串入串出移位寄存器的可靠性?

这 是个串入串出移位寄存器,学过数字电路的人都知道.

 时 序是下边这个样子的.

这 个是D触发器,相信大家都知道它如何工作.

但 是,当D触发器遭遇这种信号的时候,它怎么工作?

传说中的亚稳态出现了?????

那, 回头看看第一个图,移位寄存器吧.

迷 惑了吗?不迷惑?如果你知道是怎么回事了,就可以不用浪费时间继续看了.

那 看看第2个图,移位寄存器的时序吧,第二个D触发器是否出现了上图所示的亚稳态?

莫 非所有的数电教科书都错了?

所 有的移位寄存器设计都不该是这个样子?

事 实上,这个设计得到了大部分工程师的肯定,也有少两的学者认为它可靠性差.

但 是,至少它要能在大多数情况下工作啊.那它如何工作呢?

原 来D触发器是这么工作的:

TS是建立时间,TH是保持时间,TP是传播时间,通常,同一工艺的D触发器TP>TH.

所 以,当D触发器的输入来自上一级(同一时钟)D触发器输入的时候,只要时钟半周>TS,TP>TH.

他 就能稳定地输出,如下:

所以第一个图所示的串入串出移位寄存器就能正常工作.前题是,使用同一个时钟.

但 是大家可以想象,如果串入串出移位寄存器的D触发器所使用的时钟信号有些相位偏差的时候,且这些偏差TD大到一定程度的时候,TD>TP-TH的时 候,不稳定的情况又出现了.

通 常TP为TH的3-8倍.CLK设计得别太过分就好了.哈哈.