MCDF实验1

从Verilog到SV的进场

修改tb1.v 为 tb1.sv ,编译仿真，查看仿真行为是否同tb1.v的仿真行为一致？这说明了什么呢？

答：修改.V文件位.sv文件之后，仿真行为没有变化，说明SV可以完全兼容verilog的语法。

2. 将tb1.sv中的信号变量类型由reg或者wire 修改为 logic 类型，再编译仿真，查看行为是否同修改前的一致呢？这是为什么？

答：Reg和wire修改位logic之后，仿真没有影响。Logic免去了对线网和寄存器数据类型的区分

3. 在2）的基础上，将 rstn 的类型由logic 修改为 bit 类型，再编译仿真，行为是否同步骤2）的一致？这是为什么

答：在初始时刻有差别，因为logic是4值类型，bit是二值，logic初始值位x，bit初始值为0，在初始时刻bit和logic不一样，一个时间单位之后就一样了

4. 不做修改的情况下，对 tb2.sv进行编译仿真，时钟信号和复位信号还正常吗？为什么？

不正常，没有clk和rst

5. 在两个initial 块中分别调用产生时钟和复位的task, 再编译仿真查看时钟信号和复位信号，是否恢复正常？

正常

6. 为什么要将两个task 在两个 initial 块中调用？是否可以在一个initial 块中调用呢？如果可以调用它们的顺序是什么?

答：rsn和clk需要分别产生。不能放在一个initial中，因为clk产生中用到forever，会重复在给语句下，不能执行同一个initial下的其他任务

7. 目前的时钟周期和频率是多少？如何测量？改进clk_gen() 方法，使其变为可以设置时钟周期的任务 clk_gen(int period), 那么该如何修改clk_gen() 呢？修改成功后，请在initial 块中调用任务clk_gen(20), 看看波形中的时钟周期是否变为 20ns 呢？

答：目前的周期为10ns，频率100MHZ，程序中5ns反转可看出，sim中也可以看。

// TODO:: please create task clk_gen(int peroid)

task clk_gen(int period);

    clk <= 0;

    period = period/2;

    forever begin

        #period clk<= !clk;

    end

endtask

8. 如果将 `timescale 1ns/1ps 修改为 `timescale 1ps/1ps, 那么仿真中的时钟周期是否发生变化？这是为什么？

答：仿真周期变为1ps，`timescale 1ns/1ns设置的是仿真的时间单位大小和精度

数组的使用

如果我们现在要生成100个数，并对它们按照目前的数值规则进行赋值，那么创建3个动态数组，分别放置要发送给3个 slave 的数据

logic [31:0] chnl0_arr[];
logic [31:0] chnl1_arr[];
logic [31:0] chnl2_arr[];
// USER TODO
// generate 100 data for each dynamic array
initial begin
    chnl0_arr  = new[100]; //100个需要new
    chnl1_arr  = new[100]; 
    chnl2_arr  = new[100]; 
    foreach(chnl0_arr[i]) begin
        chnl0_arr[i] = 'h00C0_0000 + i;
        chnl1_arr[i] = 'h00C1_0000 + i;
        chnl2_arr[i] = 'h00C2_0000 + i;
    end

end


// USER TODO
// use the dynamic array, user would send all of data
// data test
initial begin 
  @(posedge rstn);
  repeat(5) @(posedge clk);
  // channel 0 test
  // TODO use chnl0_arr to send all data
    foreach(chnl0_arr[i]) begin
        chnl_write(0,chnl0_arr[i]); //单个语句，可以不用begin end
    end
  // channel 1 test
  // TODO use chnl1_arr to send all data
    foreach(chnl1_arr[i]) begin
        chnl_write(1,chnl1_arr[i]); 
    end
  // channel 2 test
  // TODO use chnl2_arr to send all data
    foreach(chnl2_arr[i]) begin
        chnl_write(2,chnl2_arr[i]); 
    end
   
end

验证结构

为了实现清晰的验证结构，我们希望将DUT和激励发生器（stimulator）之间划分。因此，我们可以将激励方法chnl_write() 封装在新的模块 chnl_initiator 中,从tb4.sv中可以发现之前的 initial 语句块“channel write task” 已经不见了，在其位置上的变为了三个例化的 chnl_initiator 实例 chnl0_init, chnl1_init 和 chnl2_init 。它们的作用扮演每个channel slave 通道对应的 stimulator (发送激励)，因此我们在其模块 chnl_initiator 中定义了它的三个方法，即 set_name() ， chnl_write() 和 chnl_idle()。

chnl_idle() 要实现一个时钟周期的空闲，在该周期中，ch_valid 应为低， ch_data应为0。

task chnl_idle();
  // USER TODO
  // drive idle data
    @(posedge clk);
    ch_valid <= 1;
    ch_data <= 0;
endtask

chnl_write() 要实现一次有效的写数据，并随后调用 chnl_idle() , 实现一个空闲周期，结合功能描述的 channel slave 接口时序来看，只有当 valid 为高且 ready 为高时，数据写入才算成功，如果此时 ready 为低，那么则应该保持数据和 valid 信号，直到 ready 拉高时，数据写入才算成功。
```
task chnl_write(input logic[31:0] data);
  // USER TODO
  // drive valid data
    @（posedge clk);
    ch_valid <= 1;
    ch_data <= data;
    @(negedge clk);
    wait(ch_ready === 'b1); //等待ready拉高之后在idle
  
  $display("%t channel initial [%s] sent data %x", $time, name, data);
  chnl_idle();
endtask
```
set_name() 即设置实例的名称，在 initial 过程块 “data test” 中，在发送各个channel数据显示它们各自的名称，数据发送时间和数据内容，便于阅读和调试。
最后，之所以提出发送更多的数据，并且发送更紧凑高速的数据，是为了可以观察到，是否你的三个 channel_slave 各自的 chX_ready 信号可以拉低呢？如果拉低了，这代表着什么？那么请你试试看，考虑如何发送更多更快的数据，让 MCDT 的三个 chX_ready 信号可以拉低吧！

　　　　多给数据会出现，不知道对不对

posted @ 2023-02-05 11:23 天下大任望君莫辞阅读(104) 评论(0) 编辑收藏举报

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