数电期末复习

目录

• 第一章 开关理论基础
• 第二章 组合逻辑
• 第三章 时序逻辑
• 第五章 可编程逻辑
• 第六章 数字系统

第一章 开关理论基础

离散量，又称数字量：离散性，按时间点采样

数字量具有精度高、传输高效、易存储、易处理等优点

进位基数： R，在一个数位上，规定使用的数码符号的个数叫该进位计数制的进位基数或进位模数，例如十进制 R = 10

数位的权值：某个数位上数码为 1 时所表征的数值，称为该数位的权值，简称“权”

数码与权的乘积，称为加权系数

注意不同数制之间的相互转换

格雷码（循环码）：相邻码只有一位不同，计算方法：$k\oplus (k>>1)$

奇偶校验码：在最后一位加 0 或 1，使得整个码 1 的个数为奇数或者偶数，为奇数称为奇校验码，为偶数称为偶校验码

8421BCD码：只有 0-9，注意一定是 4 位一组

余三码：对应的BCD码 + 3

布尔代数几个重要运算定律：

• 吸收律：$$A+AB=AA+\bar{A}B=A+BAC+\bar{A}D+CD=AC+AD$$
• 分配律：

$$A(B+C)=AB+ACA+BC=(A+B)(A+C)$$

卡诺图画图规则：

1. 圈从小到大，越大越好
2. 可以重复利用 1，但是每个圈必须包含新的 1
3. 注意利用无关项

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第二章 组合逻辑

组合逻辑：指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路

时序逻辑：指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路

组合逻辑电路逻辑功能特点：没有存储和记忆作用

组合逻辑电路组成特点：有门电路构成，不含记忆单元，只存在输入到输出的通路，没有反馈回路

竞争：同一个门的一组输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到达门输入端的时间会有先有后，这种现象称为竞争

冒险：逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲的现象，称为冒险

负尖峰脉冲冒险：$A+\bar{A}$ （本来全 1 的输出出现负尖峰）

正尖峰脉冲冒险： $A\cdot \bar{A}$ （本来全 0 的输出出现正尖峰）

消除冒险的方法：增加选通脉冲（等状态稳定才输出）；修改逻辑设计；加滤波电容

逻辑门变换：与非门实现与或非门如下(或非门类似)：

数据选择器名称：

• 8 选 1 数据选择器： 74LS151
• 双 4 选 1 数据选择起： 74LS153

译码器名称：

• 3 线 - 8 线译码器： 74LS138
• 4 线 - 10 线译码器（二 - 十进制译码器）： 74LS42

优先编码器：74LS148，允许同时输入多个信号，取优先级最高的编码

加法器：半加器（无进位），全加器（有进位）

多位加法器：串行进位，超前进位（74LS283）

数值比较器：单位，多位

奇偶校验器：可以产生奇偶校验位或进行奇偶校验，只能查错不能纠错，只能检查奇数个错误

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第三章 时序逻辑

时序逻辑：指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路

时序逻辑电路的逻辑功能特点：任何时刻的输出不仅取决于该时刻的输入信号，而且与电路之前的状态有关

时序逻辑电路的结构特点：由存储电路和组合逻辑电路组成

时序逻辑电路的类型：

• 同步时序逻辑电路：所有触发器和时钟端连在一起，所有触发器在同一个时钟脉冲 CP 控制下同步工作
• 时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发，因此，触发器不在同一时钟作用下同步工作

构成时序逻辑电路的基本单元：锁存器，触发器，门电路

锁存器：

• 基本 SR 锁存器：$Q^{n+1}=\overline{\stackrel{―}{S}}+\bar{R}{Q}^n$，低电平有效，$\bar{S}$ 置 1 端（Set 置位端），$\bar{R}$ 置 0 端（Reset 复位端）,不能出现置位端复位端同时有效
• 门控 SR 锁存器：在基本锁存器的基础上加入控制信号 EN，仅在控制信号 EN = 1 时可以输出
• D 锁存器：$Q^{n+1}=D$

锁存器触发方式：电平触发式

锁存器缺点：存在空翻（触发脉冲作用期间输入信号发生多次变化时锁存器输出状态也发生多次变化）

触发器：

边沿触发器特点：触发器的新状态仅决定于时钟脉冲有效边沿到达前一瞬间以及到达后极短一段时间内的输入信号，具有较好的抗干扰性能

• SR 触发器：$Q^{n+1}=S+\bar{R}{Q}^n$，高电平有效，上升沿触发
• D 触发器：$Q^{n+1}=D$,上升沿有效
• JK 触发器：$Q^{n+1}=J\overline{Q^n}+\bar{K}{Q}^n$，在 SR 触发器的基础上，当复位端置位端同时有效时执行翻转功能，下降沿触发
• T 触发器：$Q^{n+1}=T\overline{Q^n}+\bar{T}{Q}^n$，JK 触发器的 J = K，T = 0 时保持，T = 1 时翻转

顺序脉冲指在每个循环周期内，在时间上按一定先后顺序排列的脉冲信号

寄存器：

• 并行 4 位寄存器：74LS374，由 4 个 D 触发器组成
• 移位寄存器：串行输入，并行输出（各触发器串联），集成双向移位寄存器 74LS299

计数器

N 进制计数器：具有 N 个独立的状态，N 称为计数器的模数，n 个触发器有 $2^n$ 种输出，最大模数为 $2^n$

同步计数器：

1. 普通计数器
2. 环形计数器：用移位寄存器组成，需要设置初始值，状态利用率低
3. 扭环计数器：取 $D_0=\overline{Q_3}$，计数器模数等于触发器个数的两倍

异步计数器：$C{P}_n=Q_{n-1}$ 或 $C{P}_n=\overline{Q_{n-1}}$，分频作用

集成计数器：可逆计数，预置功能

同步预置：$\overline{LD}=0$ 且时钟沿到来

异步预置：$\overline{LD}=0$ 立即预置

同步复位与异步复位类似

同步 4 位二进制计数器：74LS163

中规模计数器的级联：设单片计数器的模数为 $M_i$，则级联计数器模数为 $\prod _{i=1}^n{M}_i$

时序电路的分类

• 按有无统一时钟脉冲分类：同步和异步
• 按输出信号特点分类：
  • Mealy（米里型）：输出不仅与现态有关，还与外部输入有关
  • Moore（摩尔型）：输出仅与现态有关

时序电路分析方法：

1. 写出输出方程和驱动方程，异步还需要写出时钟方程
2. 求解状态转移方程
3. 列出状态转移表，画出状态转移图和时序电路图

状态等效的判断：次态相等，次态保持/交错，次态等效，次态循环

状态编码的两种方法：一对一法（一个状态用一个触发器实现）；计数器法（用 k 个触发器实现 $2^k$ 个状态）

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第五章 可编程逻辑

库：存放已编译的实体，结构体，程序包和配置

程序包：存放各种设计模块，能共享的数据模型，常数，程序等

实体：描述所设计硬件系统的外部接口信号

结构体：描述所设计硬件系统的内部结构和功能

配置：用来从库中选取所需单元来组成新系统

VHDL语言的三大对象：

• 常量
• 变量 = 表达式（立即赋值）
• 信号 <= 表达式（延迟）

并行语句：描述一组并发行为，与程序的书写顺序无关

顺序语句：描述一组严格顺序执行的行为，与程序的书写顺序有关

进程语句：一节结构体内部可以有多个进程语句，进程语句内部是顺序执行，进程之间是并发执行

进程内外语句对照表（记得语句结束都要有 end ）

语句	进程内部	进程外部
条件语句	if then,elsif then	x <= when... else
选择语句	case x is,when ...=>...	with x select,a <= ... when ...
循环语句	for i in 1 to 7 loop,while ... loop	无

结构体调用：component 语句，port map 语句给端口赋值

上升/下降沿语句：rising-edge() 或 clk'event and clk = '1' 下降沿类似

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第六章 数字系统

数字系统：若干数字电路和逻辑部件构成的能够存储、处理并传输数字信息的设备

数字系统的组成：控制器（管理各子系统），处理器（子系统组成，实现各种功能），存储器（存储各种数据和控制信息），输入输出接口

总线：多个系统部件之间进行数据传输的公共通路

单向总线：始端到终端绝对 双向总线：始端和终端相对

ASM图：

分支框：菱形

多条件分支框：多边形

输入输出：平行四边形

小型控制器设计
注意由控制器产生时钟脉冲信号控制的操作需要加上对应的时钟变量

1. 计数器型控制器（n个触发器描述 $2^n$ 种状态）
2. 多路选择器型控制器（根据状态编码确定输入端的函数值）
3. 定序型控制器（一个状态对应一个触发器，一对一法）