摘要：
这个我之前是记录到知乎网站的：https://zhuanlan.zhihu.com/p/528487227 阅读全文
2022年6月16日
2022年6月15日
摘要：
模板一： reg [18:0] cnt0 ; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt0 <= 0; end else if(add_cnt0)begin if(end_cnt0) cnt0 <= 0; else 阅读全文
2022年6月14日
摘要：
串口是一种非常常用的通信接口，比如一些传感器使用串口传输数据，再比如一些主机通过串口控制外设等等。 串口通信基础知识 1. 处理器与外部设备通信的两种方式： 并行通信：数据 各个位用多条数据线同时进行传输 （传输速度快，但占用引脚资源多） 串行通信：数据分成一位一位的形式在一条数据线上逐个传输（通信 阅读全文
2022年5月27日
摘要：
大家知道，仿真分为功能仿真和时序仿真，也可以说是综合前仿真和综合后仿真。 时序仿真（后仿真）需要考虑延迟等因素。 针对功能仿真，有的教材上写的是 电路设计的HDL 写好后就能进行仿真，但实际中也遇到如果没有综合时，系统会提示你先进行综合再来仿真。这是怎么回事呢？ 其实这个仿真之前要不要综合分两种情况 阅读全文
2022年5月24日
摘要：
1. 当设定突发长度是一页时， 一页指的是多少？ 答：一页指的是一个bank的所有列，比如一个bank 是256列， 那么一页就代表突发长度是256个，也就是 完整的一行。 2. 为什么自动刷新的周期是64ms除以一个bank 的所有行数？自动刷新都有哪些进行方式？ 答：因为存储体中电容的数据有效保 阅读全文
2022年4月28日
摘要：
有个学生曾经问 qsys 的第一个CLK IP 的 时钟源输入可否选择普通IO 作为输入？他想在普通IO 上接精度较高的10M晶振了。 答案是可以的。 但是他说遇到报错：Error (14566): The Fitter cannot place 1 periphery component(s) d 阅读全文
摘要：
当我们打开SOC FPGA 板子产生的设备树dts文件的时候会发现每个组件有一个节点名称，比如led_pio， sysid_qsys等，@字符的后面还有个地址，比如led_pio节点的@后面的地址是0x100010040： sysid_qsys节点的@后面的地址是0x100010000: 其实这个不 阅读全文
摘要：
SOC FPGA是在单一器件上集成有双核 ARM Cortex-A9 的硬核处理器和FPGA逻辑资源， 硬核HPS这一端与FPGA 通信的时候采用的是AXI 的总线： HPS-to-FPGA 和LW HPS-to-FPGA。 在设备树文件当中，systemid_qsys 这个组件的reg 有三个参数 阅读全文
2022年4月18日
摘要：
编译2021年师资培训教材的lab2 的Nios工程遇到提示： /root/Desktop/UserDisk/Labs/Work_Shop/lab2/software/seg7_decoder_test_bsp/HAL/src/alt_main.c:154: undefined reference 阅读全文
摘要：
参考友晶科技2021年的师资培训教材看到自定义IP 的信号导出是seg7_decoder_x8_conduit_end_new_signal ： 但是有的学员操作的时候导出的是seg7_decoder_x8_conduit_end_writeresponsevalid_n 这是因为之前在自定义数码管 阅读全文