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2023年9月11日

摘要: 一、界面效果 在游戏开始显示了这个界面: 二、原理分析 首先要设计一个Memory, 存放“请选择难度” 对应的字符点阵。 字符点阵是VGA屏幕显示字符时对字符进行数字化的第一步,即把字符中着色部分和非着色部分以1和0表示,最后生成字节码的过程。 只有生成了数字化的点阵,才可以在这些屏幕上进行显示。 阅读全文
posted @ 2023-09-11 10:22 Doreen的FPGA自留地 阅读(203) 评论(1) 推荐(0) 编辑
 
摘要: 一、VGA显示原理及VGA驱动模块 请参考这篇文章: 基于权电阻网络的VGA彩条显示(DE0-CV、DE10-Lite) 二、AVD7123芯片的控制 请参考这篇文章: 基于FPGA和ADV7123的VGA彩条显示(DE10-Standard、DE1-SOC、DE2-115) 读完这两篇文章,大家对 阅读全文
posted @ 2023-09-11 10:21 Doreen的FPGA自留地 阅读(262) 评论(0) 推荐(0) 编辑
 
摘要: 游戏的计分模块(score_ctrl.v)完成的任务是:蛇每吃掉一个苹果,计数器增加1,直到计数到100结束。由于计数器里面的数据是二进制的,无法直接输出到数码管显示,还需要进行二进制转十进制。 我们在代码里面直接用除法取余的方法将分数的个位、十位和百位分离出来: assign bcd_data[3 阅读全文
posted @ 2023-09-11 10:20 Doreen的FPGA自留地 阅读(158) 评论(1) 推荐(0) 编辑
 
摘要: 在数字电路中,7段数码管是一个应用非常广泛的显示器件,它有7个可独立点亮的线段(LED灯) 用户可以通过控制点亮7个线段中某些线段来拼成10个数字和某些字母,从而完成显示任务。 目前有两种类型的7段数码管显示器件:共阴极数码管和共阳极数码管。 共阴极数码管是7个LED的阴极端一起接地,每个阳极端单独 阅读全文
posted @ 2023-09-11 10:18 Doreen的FPGA自留地 阅读(315) 评论(1) 推荐(0) 编辑
 
摘要: 2024-03-13日记录: 博客上是我的初稿随手记,后期 贪吃蛇完整教程(手把手)整理如下: 贪吃蛇九:https://mp.weixin.qq.com/s/4qgOI4xP1nzufEQLQpFUHA 贪吃蛇八:https://mp.weixin.qq.com/s/CvHQbjO3KZDDgxz 阅读全文
posted @ 2023-09-11 10:17 Doreen的FPGA自留地 阅读(585) 评论(1) 推荐(0) 编辑

2023年9月7日

摘要: 链接:https://pan.baidu.com/s/1BUZlIj5nSqfdUzW009LYow?pwd=dooo 提取码:dooo 阅读全文
posted @ 2023-09-07 12:15 Doreen的FPGA自留地 阅读(45) 评论(0) 推荐(0) 编辑

2023年8月28日

摘要: 之前的基于友晶科技 FPGA开发板 DE2-115、DE1-SOC 和 DE10-Standard 的VGA彩条显示设计(ADV7123)设计是让VGA显示器显示彩条。 那如果显示图片呢? 那我们得调用一个ROM IP, 将图片存储在ROM里面, 显示的时候直接从ROM 里面读取出来。 ROM里面可 阅读全文
posted @ 2023-08-28 14:23 Doreen的FPGA自留地 阅读(250) 评论(5) 推荐(0) 编辑

2023年8月25日

摘要: Signal Tap 工具真的是一款非常非常实用的调试工具,它可以帮你定位到非常隐蔽的错误。 最近想显示VGA 三色彩条 (源码:基于友晶科技 FPGA开发板 DE2-115 和 DE10-STANDARD 的VGA彩条显示设计(ADV7123)),引 脚分配和控制信号的设计 都检查了 没有错误。也 阅读全文
posted @ 2023-08-25 12:38 Doreen的FPGA自留地 阅读(181) 评论(0) 推荐(0) 编辑

2023年6月2日

摘要: LTC2308 是将模拟信号转换成数字信号的器件,称为模数转换器(简称A/D转换器或ADC,Analog to Digital Converter),是亚德诺半导体公司( Analog Devices Inc,ADI) 的一款低噪声 12 位高精度逐次逼近型模数转换芯片,最多可拥有 8 个模拟输入通 阅读全文
posted @ 2023-06-02 11:28 Doreen的FPGA自留地 阅读(543) 评论(0) 推荐(1) 编辑

2023年4月28日

摘要: 一、什么是FIFO FIFO 是 First In First Out 的简称。是指在FPGA内部用逻辑资源实现的能对数据的存储具有先进先出特性的一种缓存器。 FIFO 与 FPGA 内部的 RAM 和 ROM 的区别是 FIFO 没有外部读写地址线,采取顺序写入数据,顺序读出数据的方式,其数据地址 阅读全文
posted @ 2023-04-28 15:28 Doreen的FPGA自留地 阅读(5601) 评论(0) 推荐(1) 编辑
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