摘要：
大家知道，不同架构的处理器硬件能力各有不同： CPU是标准的多指令单数据流的处理器，它适合逻辑控制以及任务调度 GPU是单指令多数据的处理器，它支持大规模的并行计算，适合图像渲染 DSP是专用的数字信号处理处理器 FPGA对高并行性，低延时的场合特别适合 异构计算设备是指在同一个电脑系统中有两种以上 阅读全文
2021年11月17日
2021年11月9日
摘要：
在 Terasic 2021年师资培训教材中，第四个实验 opencl实验 先手动配置FPGA：aocl program /dev/acl0 bin/vector_add.aocx 然后在主机程序中，又提到要用API函数clCreateProgramWithBinary 还要加载一次aocx文件，这 阅读全文
2021年11月5日
摘要：
列出真值表后，就可以导出数码管每个段的逻辑表达式，从表中可以知道，当输入b3b2b1b0为0000、0001、0111、1100时，数码管的第6个段h6会被赋值为1。 可以借助卡诺图来推导出简化的逻辑表达式，卡诺图怎么看？ 我们可以看到，在方格的左上角标出了h6，表明这是数码管第6段的卡诺图；在方格 阅读全文
2021年10月28日
摘要：
DE2i-150开发板共有120个用户可用的管脚，包括GPIO接口的36个I/O管脚（40 pins 除去VCC和 GND 的pin），HSMC接口的84个管脚（79个I/O管脚和5个专用Clock管脚,这79个I/O管脚其中也包括了HSMC_I2C_SCL和HSMC_I2C_SDA两个IO ）。 阅读全文
2021年10月27日
摘要：
Reset Vector——复位向量Exception Vector——执行向量 两个向量地址都存储着程序。 Reset Vector就是当系统reset 时，CPU会跳到 Reset Vector所指定的位址执行，而Exception Vector则是当发生hardware interrupt或s 阅读全文
2021年9月22日
摘要：
打开自定义IP 的编辑界面，在Signals&Interfaces下面可以看到 Avalon-MM 读写信号波形图 如下： 读波形： 写波形： 这里默认设置 读等待(Read wait)一个周期，所以数据在第二个时钟周期才会出现在 readdata 线上。 这些在FPGA 逻辑里面其实是通过时钟控制 阅读全文
摘要：
一个FPGA只有一个HPS， ARM (cortex A9)核心只是HPS中的一部分。针对soc 板子 友晶官网的 image 都是使用这个图里面的 cpu0 还是cpu1 呢？ dual core的fpga，就都会同時使用2个核。 只要CONFIG_SMP 内核配置打开这个，就是支持多核： 阅读全文
2021年9月18日
摘要：
Module 'hps_0' not found in the SOPC Builder system 阅读全文
2021年6月2日
摘要：
DE10-Nano开发板可谓2021年最网红的FPGA开发板之一，除了广泛用于物联网，边缘计算，硬件加速，AI 和 EDA教育课程外，还有不少发烧友将其用于网络上日渐风靡的开源复古游戏项目——Mister。可谓是跨越了学术界，工业界，科研界，无所不及。 友晶科技对板子提供的技术支持也是十分给力，不仅 阅读全文
2021年4月9日
摘要：
1. 为何要使用三态逻辑电路 信息双向传输的时候需要（I2C属于半双工）。 也就是引脚定义为inout的时候。 图1 2. FPGA里面如何实现三态逻辑电路 最近有学生问tri-state buffer / Inverter（如下图）怎么实现？有两种办法： 图2 用Verilog语句 Vo = ( 阅读全文