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2022年3月22日
【友晶科技Terasic】为什么单口RAM 仿真wren为1时,数据输出端口也有数据?
摘要: 有人问在仿真RAM IP控制的工程代码时发现,wren为1,即写有效时,单口RAM 数据输出端口也有数据,不清楚是什么原因? 其实打开RAM 的IP自动生成的代码 你就会找到答案, 在代码里面读是能信号默认是1了。所以一直会有数据读出: 那读出的是当前写入的数据还是之前的旧数据呢? 这个要看你IP
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posted @ 2022-03-22 14:13 Doreen的FPGA自留地
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