Doreen的FPGA自留地

分享一款特别好用的在线画波形工具WaveDrom 在线编辑器

摘要： WaveDrom 在线编辑器即https://wavedrom.com/editor.html { "signal": [ { "name": "sclk", "wave": "PPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPPP", "period": 1 }, { "nam 阅读全文

posted @ 2026-03-18 17:56 Doreen的FPGA自留地阅读(3) 评论(0) 推荐(0)

基于DE1-SOC的My First Nios II 工程免费下载（Quartus 17.1 Lite）

摘要：通过网盘分享的文件：基于DE1-SOC的my_first_niosII.rar链接: https://pan.baidu.com/s/1ivsM0NBUR-S2tmcd0dTSSA 提取码: tera 测试时，DE1-SOC 开发板的LED灯会亮和灭，Nios II 控制台会出现打印信息如下：阅读全文

posted @ 2026-03-12 10:21 Doreen的FPGA自留地阅读(2) 评论(0) 推荐(0)

编译nios 工程遇到 address 0x10df4 of helloworld.elf section `.bss' is not within region `onchip_memory2_0'

摘要： 18:24:51 **** Build of configuration Nios II for project helloworld **** make all Info: Building ../helloworld_bsp/ D:/intelFPGA_lite/17.1/nios2eds/bi 阅读全文

posted @ 2026-03-12 10:06 Doreen的FPGA自留地阅读(2) 评论(0) 推荐(0)

编译nios II 工程时遇到 Makefile not up to date....sopcinfo has been modified since the BSP was generated. Generate the BSP to update the Makefile, and then build again

摘要： 18:16:12 **** Build of configuration Nios II for project helloworld **** make all Info: Building ../helloworld_bsp/ D:/intelFPGA_lite/17.1/nios2eds/bi 阅读全文

posted @ 2026-03-11 18:38 Doreen的FPGA自留地阅读(3) 评论(0) 推荐(0)

打开一个Nios II 工程遇到空白或者编译无法生成elf文件时，尝试删除software 工程，重新手动创建Nios II 工程也许可解决问题

摘要：打开一个Nios II 工程遇到空白（如下图）或者编译无法生成elf文件时，尝试删除software 工程，重新手动创建Nios II 工程也许可解决问题。重新创建Nios II 工程的步骤请参考：10-【友晶科技Terasic】基于FPGA实现LTC2308控制器的设计——Nios II软件阅读全文

posted @ 2026-03-11 15:30 Doreen的FPGA自留地阅读(7) 评论(0) 推荐(0)

Ubuntu系统安装了Quartus 25.1.1，为什么terminal就是找不到quartus_pgm 和sopc-create-header-files（要设置环境变量）

摘要：最近在参考Altera提供的Agilex 5设备树制作笔记： https://www.rocketboards.org/foswiki/Documentation/HOWTOCreateADevicetreeForAgilexSoC 验证环境的时候提示： NOT located - quartus 阅读全文

posted @ 2026-03-10 09:42 Doreen的FPGA自留地阅读(4) 评论(0) 推荐(0)

Quartus 25.1.1当中没有reset release IP 怎么办报错：Use the Reset Release IP in Intel Agilex 5 FPGA designs to ensure a successful configuration

摘要：当Agilex 5 的Qsys 系统里面没有添加Reset Release IP时，系统编译以后会在critical warning 里面提醒：Use the Reset Release IP in Intel Agilex 5 FPGA designs to ensure a successfu 阅读全文

posted @ 2026-03-06 16:59 Doreen的FPGA自留地阅读(6) 评论(0) 推荐(0)

reset IP 设置active low和 Input Synchronous edges 提示Missing connection end (try "Remove Dangling Connections）

摘要： soc_system.clock in.out clk/reset in.clk Missing connection end (try "Remove Dangling Connections 参考如下操作：错误就不会报了。阅读全文

posted @ 2026-03-03 17:40 Doreen的FPGA自留地阅读(3) 评论(0) 推荐(0)

为DE25-Nano 设计一个底层硬件工程并自己制作image测试时为什么在uboot阶段访问FPGA端外设LED时串口卡死，无任何反应（系统复位reset信号设置错误）

摘要：参考友晶官方的GHRD工程（下载地址：https://www.terasic.com.cn/cgi-bin/page/archive.pl?Language=China&CategoryNo=69&No=1392&PartNo=4#contents）做一个更小的SOC FPGA系统，其中IP架构如下阅读全文

posted @ 2026-03-03 17:32 Doreen的FPGA自留地阅读(8) 评论(0) 推荐(0)

为什么在uboot阶段访问FPGA端外设LED时串口时提示error Please reset the board (需手动bridge enable)

摘要：近日测试友晶官网提供的de25_nano_revA_sdcard_console_v1.1.zip镜像（下载地址：https://www.terasic.com.cn/cgi-bin/page/archive.pl?Language=China&CategoryNo=69&No=1392&PartN 阅读全文

posted @ 2026-03-03 17:18 Doreen的FPGA自留地阅读(8) 评论(0) 推荐(0)

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