FPGA 状态机-序列检测器verilog
摘要:
实现功能:检测出串行输入数据4位Data二进制序列0101,当检测到该序列的时候,out=1,否则out=0 (1)给出状态编码,画出状态图 (2)门电路实现 (3)verilog实现 首先规定Q3Q2Q1为刚输入的三位数,接下来要输入的数是A,Z为输入A以后的状态机的输出结果,则可以画出状态转换图 阅读全文
posted @ 2018-08-26 22:08 super_star123 阅读(7465) 评论(1) 推荐(0) 编辑