摘要： FPGA IO驱动能力设置对设计的影响 FPGA有各种逻辑电平输出标准信号，包括1.2V1.8V以及3.3V理论上而言可以通过改变IO输出电平的设置改变输出，但实际上并不能因此达到要求，需要改变电路板子上的跳线帽才能修改该电平，此外修改IO的驱动电流或者IO输出电平，能够达到改变驱动波形的输出。 最 阅读全文

摘要： https://wenku.baidu.com/view/441549fef111f18582d05a70.html 全局时钟是最简单的最可预测的时钟，时钟方案：有专用的时钟输入（提供最短的始终输出延时）引脚驱动单个主时钟去控制设计项目中的每个触发器。 时钟的扇入扇出数量的处理方法： 对于全局时钟资 阅读全文