generate的使用verilog
摘要:
根据项目设计的需要,要实例化多个类似的模块,这些类似的模块包括方波波形发生器,这几个模块基本相同,除了参数传递值不同,其他他部分都是相同的 具体实现代码如下: 此外有计数模块的例化,这个模块例化多个的关键问题在于,如何产生多个模块的多位输出,这里就涉及到的存储器的使用语法相关,所以我必须学习有关存储 阅读全文
posted @ 2018-02-13 20:07 super_star123 阅读(876) 评论(0) 推荐(0) 编辑