随笔分类 -  FPGA架构基础

摘要：GPIO是一种软件运行期间能够动态配置和控制的通用引脚 有不同的GPIObank，每个GPIO口的bank都会有编号的区分， 每个GPIO口除了通用的输入输出功能以外，还有其他复用功能，例如GPIO5_b4可以复用成： spi0_clk ts0_data4 uart4exp_ctsn 一、GPIO的 阅读全文

摘要：、查找表 LUT就是查找表，对于4输入的LUT而言，实际上就是4位地址位，一位数据位的存储器，能够存储16位数据，所以我们在FPGA设计中可以用LUT组建分布式的RAM。 这样也可以解释我们在设计中为什么要采用流水线的实现方法 因为当输入数据的位数远大于一个LUT的输入时，就需要用多个LUT级联来实 阅读全文

摘要：全局观查，对整个工程的搭建的关键是要保证PL部分搭建成功，PS部分搭建成功，而且两者配合的很好。 我理解的PL部分涉及到模块的组合以及模块或者IP之间的逻辑的整理，PL部分困扰我比较久的是自动生成的wrapper总是会把一些自己需要特殊考虑的信号全部综合成端口，所以需要我们设计的部分就是把实现的wr 阅读全文

摘要：https://blog.csdn.net/u014485485/article/details/78141594 点灯实验 阅读全文

摘要：1.寄存器与锁存器 锁存器：电平触发的存储单元，在有效电平时间里可以多次改变数据。 优点： 占触发器资源少，缺点是容易产生毛刺。（附上去毛刺的方法：格雷码计数器（*https://blog.csdn.net/qp314/article/details/5147695*）代替二进制码计数器，或者用D触 阅读全文

摘要：1.zynq开发板的构造以及推崇的设计理念 设计推崇的理念是设计有知识产权的可重用的IP模块。 2.操作过程中遇到的问题以及解决方法 （1）综合速度慢解决方案： 我们都知道Vivado编译起来相当的慢，每次综合起来我就拿起了手机，这个方法可以提高编译速度，在VIVADO中一个run编译时支持的线程数 阅读全文

摘要：1.为什么FPGA的整体逻辑的速度有限制？ 与ASIC相比较，AS指的是（application specific）专用集成应用，而FPGA是可编程逻辑，在实现的过程中，AS是直接用最基础的逻辑门实现数字电路的搭建，而FPGA是用LUT+FF搭建，它是可编程，也就是说可重构的，所以被设计成了一种岛状 阅读全文

摘要：——————————————————更新于20180826———————————————————————————— PLL：完成两个电信号的相位同步的自闭环控制系统叫锁相环。用电压控制延时，用到了VCO来实现DLL中类似的延时功能，是模拟电路。DLL：基于数字抽样方式实现的，在输入时钟和反馈时钟之间 阅读全文

摘要：FPGA IO驱动能力设置对设计的影响 FPGA有各种逻辑电平输出标准信号，包括1.2V1.8V以及3.3V理论上而言可以通过改变IO输出电平的设置改变输出，但实际上并不能因此达到要求，需要改变电路板子上的跳线帽才能修改该电平，此外修改IO的驱动电流或者IO输出电平，能够达到改变驱动波形的输出。 最 阅读全文

摘要：https://wenku.baidu.com/view/441549fef111f18582d05a70.html 全局时钟是最简单的最可预测的时钟，时钟方案：有专用的时钟输入（提供最短的始终输出延时）引脚驱动单个主时钟去控制设计项目中的每个触发器。 时钟的扇入扇出数量的处理方法： 对于全局时钟资 阅读全文

摘要：好的时序是通过该严密的逻辑来实现的。http://blog.csdn.net/i13919135998/article/details/52117053介绍的非常好 有RAM（随机存储器可读可写）ROM（只读存储器：存储内容是固定不变的，只能读出不能写入的半导体存储器。）CAM（内容可寻址存储器）、 阅读全文

摘要：同步FIFO是用来做数据缓存，之前的设计一直将自己绕进了一个死循环，认为要想往外边读取FIFO，就必须先检测FIFO的空满标志，但实际上，对于同步FIFO，如果是同步fifo深度设置成128，你存100个以后再开始读，永远不可能出现空满。因为写入和读取的速度是一样的。两边时钟也一样，位宽也一样怎么可 阅读全文