摘要：
1、modelsim 打开仿真就自动退出的原因如果不是自己写的testbench结束仿真，则很有可能是因为license的问题2、modelsim6.2b中，不能波形加到wave中的原因在用modelsim仿真时，不能显示实例化端口的信号，两种情况：（1）可能是开启了优化（就是仿真start stimulation时选中了Enable Optimization副选框，设定了No design object visibility，改设定为Apply full visibility to all modules即可）当然，也可以吧优化选项去掉，也是可以的。（2）modelsim.ini设置文件中默 阅读全文
摘要：
verilog的语法是比较好理解的，当然是相对于VHDL楼，废话不说，直接上代码：/*file name : led4_cnt.v(for 4-bit)author : LiMingdate : 2012/06/07description : Light one bit 7-segment and display 0 1 2 ... e f. in every constant timefpga : Cyclone III EP3C16F484C6board : DE0 (ter... 阅读全文
