摘要：
选项： A、最小项中每个变量只能以原变量或反变量的形式出现一次 B、n变量有2^n项最小项 C、两个不同的最小项之积为1 D、全部最小项之和为1 答案： C 解析： 逻辑最小项:在有n个变量的逻辑函数中，若m为包含n个因子的乘积项，而且这n个变量均以原变量或反变量的形式在m中出现一次，则称m为该组变 阅读全文
摘要：
在硬件设计中，乘法器是非常重要的一个器件，乘法器的种类繁多，常见的有并行乘法器、移位相加乘法器和查找表乘法器，并行乘法器的实现非常简单，在Verilog中只需要通过 * 实现,若要进行有符号的乘法，需使用 系统函数$signed。查找表乘法器实际上是先将乘法的计算结果提前算好，这样就可以在计算时通过 阅读全文
摘要：
选项： A、异步FIFO是指读、写时钟完全独立且不一致，或者不同频率，或者同频但不同相 B、异步FIFO地址产生最好采用2进制计数的方式，当读使能有效，在时钟作用下，读地址加1，写使能有效，写地址加1 C、当读写指针相同时，异步FIFO为空 D、异步FIFO会出现假满的情况，但数据不会出错，会损失些 阅读全文
摘要：
选项： A、CPLD的集成度和复杂度均高于FPGA B、FPGA工艺多为EEPROM等工艺 C、CPLD多为SRAM、flash工艺 D、FPGA相对CPLD成本高 答案： D 解析： FPGA掉电后数据消失，一般固化程序需要保存在外部的储存器中，而CPLD掉电不消失，所以FPGA工艺多为SRAM、 阅读全文
摘要：
选项： A、函数可以调用其他函数 B、只有一个返回值或输出 C、不含有非阻塞赋值语句 D、不含有任何延迟、时序或时序控制逻辑 答案： B 解析： 函数只有一个返回值，且没有输出 阅读全文
摘要：
选项： A、任务会有返回值 B、函数至少有一个输入变量 C、函数可以定义自己的仿真时间单位 D、函数可以启动任务 答案： B 解析： 函数返回一个值，而任务则不返回值。所以A是不正确的。 函数至少要有一个输入变量，而任务可以没有或有多个任何类型的变量。所以B正确。 函数只能与主模块共用同一个仿真时间 阅读全文
摘要：
选项： A、-59~59 B、-59~60 C、0~59 D、0~60 答案： C 解析： $random的一般用法为： 1、$random %b，其中b>0。它给出了一个范围在（-b+1):(b-1)中的随机数。 2、{$random} %b，其中b>0。它给出了一个范围在0:(b-1)中的随机数 阅读全文
摘要：
选项： A、~^a=1'b0 B、a<<2=3'b100 C、(a<b)?1:0=0 D、{3{2'b10}=6’b101010 答案： A 解析： 归约操作符包括：归约与（&），归约与非（&），归约或（|），归约或非（|），归约异或（），归约同或（~）。 归约操作符只有一个操作数，它对这个向量操作 阅读全文
摘要：
reg [7:0] Count; initial begin Count=0; end always begin @(A) Count = Count +1; @(B) Count = Count +1; end 选项： A、1 B、3 C、0 D、不确定 答案： A 解析： 当A第一次发生时，Co 阅读全文
摘要：
input signed [4:0] a; output signed [4:0] b; assign b=a>>>1; 选项： A、00100 B、01100 C、00010 D、01010 答案： A 解析： 对于有符号数来说： 若符号位为1，使用>>>，高位补1； 若符号位为0，使用>>>，高 阅读全文