随笔分类 -  FPGA

FGPA 中的计数器Verilog语言（时钟分频器）
摘要：在quartusII8.0中为ALTERAFPGA设置一个分频器（计数器） 输入时钟48Mhz 输出时钟9600HZ 在project Navigator的Files下如图：（现将DIVclk.v添加至Files中，右键Files会有相应的提示） 右键DIVclk.v 阅读全文
posted @ 2017-11-28 11:58 竹主 阅读(1112) 评论(0) 推荐(0) 编辑

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