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BUAA-YiFei
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2020年11月6日
Verilog小总结
摘要: Verilog小总结 基础 assign assign作为一个组合逻辑常用的语句,可认为是将电线连接起来,当然它能做的不仅仅是将一个输入直接输出,它能把输入信号进行逻辑运算后再输出。当assign左右两边位宽不相等时,将自动进行零扩展或截断以匹配左边的位宽。 eg: module top_modul
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posted @ 2020-11-06 22:34 BUAA-YiFei
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