VHDL入门

 

以2选一多路选择器VHDL文件为例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
ENTITY mux21 IS
  PORT ( a,b : IN STD_LOGIC;
           s : IN STD_LOGIC;
           y : OUT STD_LOGIC );
END ENTITY mux21;
 
ARCHITECTURE one OF mux21 IS
  BEGIN
     y <= a WHEN s = '0' ELSE
          b WHEN s = '1';
END ARCHITECTURE one;

 

VHDL文件的仿真和硬件测试：

  VHDL编译器和综合器可以独立地对VHDl文件进行编译和综合，对于编译后得到的标准格式网表文件，如EDIF文件，可用于通过针对特定的目标芯片，如ALTERA公司的某一器件EPM7128S进行适配，如此可获得对应的仿真文件和编程下载文件，前者可用于对程序的设计进行仿真测试，以便了解其逻辑功能是否满足原设计的要求，而后者是对器件EPM7128S的编程文件，可用于实现硬件功能和完成硬件测试。

硬件仿真：

  可利用某个EDA平台，例如MUX+PLUSII，将VHDL文件进行编译、综合等处理，然后将mux21的4个引脚信号a，b，s，y锁定于某个具体的目标芯片引脚上，再进行映射适配，即利用计算机，在MUX+PLUSII的帮助下，将程序文件综合后得到的网表文件，配置进该选定的FPGA或CPLD器件中，最后将所得到的配置文件编程下载进这一芯片中，这时芯片就有了如程序所描述的2选1逻辑器件mux21功能。如果对这篇赋予了2选1逻辑功能的器件进行实际的测试，即为硬件仿真。

VHDL语言描述器件最基本不可缺少的三个层次chen：

1.库(LIBRARY)说明

 library IEEE; 2 use IEEE.STD_LOGIC_1164.ALL; 

2.实体(ENTITY)说明

ENTITY mux21 IS
  PORT ( a,b : IN STD_LOGIC;
           s : IN STD_LOGIC;
           y : OUT STD_LOGIC );
END ENTITY mux21;

3.结构体(ARCHITACTURE)说明

ARCHITECTURE one OF mux21 IS
   BEGIN
     y <= a WHEN s = '0' ELSE
          b WHEN s = '1';
END ARCHITECTURE one;

 程序结构说明：