2021年9月28日
[SpinalHDL] 时钟辅助参数设置
摘要： 在verilog中只需要规定一个input clk 就能当做输入时钟，最终给他添加一个约束即可。 但是在spinalHDL中，时钟的设计就复杂一些，主要是“时钟域”的概念，在设置时钟域的时候，就会带有一些辅助参数来帮助后续的设计。 典型的例子是，利用时钟频率辅助变量，来进行自动计时的效果。 检测固定 阅读全文
posted @ 2021-09-28 10:11 ArtisticZhao 阅读(526) 评论(0) 推荐(0) 编辑