摘要：
大家都知道DE2_115_SRAM没有给出API 这里给出API 下面的历程是实现SRAM一个读写的小实验板子上的KEY0作为复位信号 KEY1作为写信号 KEY2作为读信号SW作为地址输入 数码管显示相应地址的数据代码如下：顶层模块：module DE2_115_TV ( //////// CLOCK ////////// CLOCK_50, CLOCK2_50, //////// KEY ////////// KEY,//////// SW ////////// SW,//////// SEG7 ////////// HEX0,HEX1,HEX2, HEX3,//////// S... 阅读全文
摘要：
1 观测信号的时候要是整体观测选择数组形式2 选择待观察信号时，除了input和output外的有些内部reg和wire会被编译器优化掉，这时可以在定义reg变量时加上/*synthesis noprune*/， 在定义wire变量时加上/*synthesis keep*/，这样编译器就不会优化掉它们啦3 采样时钟最好采用同步系统全局时钟，trigger in 里面的sourse最好也使用同步系统全局时钟4 如果想要观察子模块的端口 就选择all & Registers:post fitting 阅读全文
摘要：
1 条理一定要清晰2 要建立在正确的平台上3 调试程序一定不要在原程序上调试 复制出一份4 当顶层模块的导线多的时候 可以定义数组 有时候会出现多驱动的情况 有可能是你在连接底层模块的时候导线出现了问题5 RTL视图出现类似4'NC说明在导线的连接上出现了数据位数不一致的情况6 从网上copy的Verilog代码有时候会带有中文空格，这样会导致编译报错 阅读全文
摘要：
最近在研究DE2-115平台，SDRAM实现ITU标准的YUV4:2:2图像的暂存，DE2-115上面是利用三个FIFO实现一写两读缓存 我的理解如下： 其中突发深度128，FIFO是利用内部M9K设置实现的，突发方式为full page，全页是指一行连续存储，DE2-115上设置的128其实就是连续读写128个像素数据，而SDRAM的一页大小事1024，这里面为什么设置成128，目前还没搞明白，128也是设置的满页突发，这是因为满页突发可以提前截止。 内部的FIFO是由M9K配置的，今天才知道原来一个FIFO可以由几个M9K去配置，不是一对一的关系。 阅读全文