摘要：
1 观测信号的时候要是整体观测选择数组形式2 选择待观察信号时，除了input和output外的有些内部reg和wire会被编译器优化掉，这时可以在定义reg变量时加上/*synthesis noprune*/， 在定义wire变量时加上/*synthesis keep*/，这样编译器就不会优化掉它们啦3 采样时钟最好采用同步系统全局时钟，trigger in 里面的sourse最好也使用同步系统全局时钟4 如果想要观察子模块的端口 就选择all & Registers:post fitting 阅读全文
摘要：
1 条理一定要清晰2 要建立在正确的平台上3 调试程序一定不要在原程序上调试 复制出一份4 当顶层模块的导线多的时候 可以定义数组 有时候会出现多驱动的情况 有可能是你在连接底层模块的时候导线出现了问题5 RTL视图出现类似4'NC说明在导线的连接上出现了数据位数不一致的情况6 从网上copy的Verilog代码有时候会带有中文空格，这样会导致编译报错 阅读全文