摘要：
一、换源 1、打开source.list 2、加入 #alideb-src http://mirrors.aliyun.com/ubuntu/ xenial maindeb-src http://mirrors.aliyun.com/ubuntu/ xenial-updates maindeb-sr 阅读全文
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1、后缀为stream，则单位为byte，如果后缀为reader/writer，则单位为character 2、缓存流必须建立在一个已经存在的流的基础上 3、一个对象以流的形式进行传输，叫做序列化。 该对象所对应的类，必须是实现Serializable接口 阅读全文
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1、 在数值运算语句中， 如“+”号两边，数值的进制要一样，比如只能八进制＋八进制，不可以二进制加二进制 2、阻塞赋值与非阻塞赋值 (1).非阻塞(Non_Blocking)赋值方式( 如 b <= a; ) 块结束后才完成赋值操作。 b的值并不是立刻就改变的。 这是一种比较常用的赋值方法。（特别在 阅读全文
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1、LUT 查找表（Look-Up-Table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值表（ 阅读全文
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1、 SCK信号线只由主设备控制，从设备不能控制信号线。同样，在一个基于SPI的设备中，至少要有一个主控设备。这样传输的特点：此传输方式有一个优点，与普通串行通信不同，普通的串行通信一次连续传送至少8位数据，而SPI允许数据一位一位的传送，甚至允许暂停，因为SCK时钟线由主控设备控制，当没有时钟跳变 阅读全文
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所有的always块是并行的，达到触发就运行，assign也是，beign-end中是顺序，但这个所谓的顺序也是需要看实际情况，所以很多在begin-end中依然用if-else或case来解决，verilog重要的是时序，你可以在编完程序后做波形图来看，重点是上升沿下降沿等变化和赋值，可以用功能仿 阅读全文
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case 的执行过程： 计算 case expression，只计算一次，然后按照代码顺序从上向下和 case item 逐个比较 比较过程中，如果有 default 分支，则暂时先忽略 如果有某个 item 和 expression 匹配，则执行此 item 下的语句 如果匹配失败，有 defau 阅读全文
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1、在时序图中，一般是一个完整的时钟周期用来传输1bit数据 阅读全文
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在使用eclipse编写java程序的时候，一定要注意jdk与eclipse的匹配问题 经个人实验eclipse Oxygen和jdk1.8可以适配 同时要注意安装java的过程中直接装jdk就可以了，jre会在jdk的安装过程中自动安装 阅读全文
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1、Verilog HDL syntax error at xxxx.v near text "ā"，expecting";" 出现此类错误一般有以下五种情况： 1、某一句缺少“；” 2、begin和end不对应 3、某一个变量在always语句中等号的左边却没有定义成reg型 4、输入法导致，也就 阅读全文