2013年12月12日
verilog 入门程序
摘要： module decode(data_in,EN,data_out)//4to16译码 input[3:0] data_in; input EN; output[6:0] data_out; reg[6:0]data_out; always(data_in or EN) begin data_out=7'b1111111; if(EN==1) case(data_in) 4'b0000:data_out=7'b0111111; //0 4... 阅读全文
posted @ 2013-12-12 17:05 April1314 阅读(715) 评论(0) 推荐(0) 编辑