分频器的设计实现
摘要：分频器是FPGA中常用的设计之一，在FPGA设计中担任重要的角色（时钟对于FPGA电路系统的重要性不言而喻！）。尽管大多数设计中会广泛采用厂家集成的锁相环PLL资源进行分频，倍频和相移（每个厂商Xilinx/Alter等其开发套件会提供各自的IP），但对对时钟要求不高的基本设计还是需要通过自行设计分
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posted @ 2022-08-10 22:44
文章分类 - RTL
同步FIFO与异步FIFO详解
摘要：1.定义 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定
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posted @ 2022-08-07 18:03
异步FIFO的设计
摘要：0 写在前面 在上篇文章中，我们介绍了同步FIFO，介绍了FIFO的重要参数，并给出了同步FIFO设计代码，本文将介绍异步FIFO。 1 异步FIFO结构 在上篇文章中我们给出了FIFO的基本接口图 并且指出，该图适用于所有的FIFO，这次我们先看看异步FIFO内部的大体框图 异步FIFO主要由五部
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posted @ 2022-08-07 15:36
同步FIFO的设计
摘要：0 写在前面 FIFO可根据读写时钟是否为同一时钟域可分为同步FIFO和异步FIFO，本文主要介绍同步FIFO，异步FIFO将在下篇介绍 1 什么是FIFO FIFO全称 First In First Out，即先进先出。 FIFO主要用于以为下几个方面： 跨时钟域数据传输 将数据发送到芯片外之前进
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posted @ 2022-08-07 14:18
