摘要：
赛灵思Verilog(FPGA/CPLD)设计小技巧（转） 以下是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查。 可靠性 **为时钟信号选用全局时钟缓冲器BUFG • 不选用全局时钟缓冲器的时钟将会引入偏差 。 **只用一个时钟沿来寄存数据 • 使用时钟的两个沿是不可靠的因为时钟的某沿或者两个沿会漂移; 如果时钟有漂移而且你只使用了时钟的一个沿你就降低了时钟边沿漂移的风险。 • 这个问题可以这样来解决就是允许CLKDLL自动纠正时钟的占空比以达百分之五十的占空比否则强烈建议你只使用一个时钟... 阅读全文
