摘要：
突然间浏览器就自动跳转到 hao13，超级烦躁，解决方法如下，亲测有效： http://bbs.huorong.cn/thread-18575-1-1.html 点击进入这个链接，单击下载地址，下载工具，可以不用安装； 如果帮您解决了问题，烦请随手给个赞哦 阅读全文
摘要：
在通常情况下，时钟树由大量的缓冲器和反向器组成，时钟信号为设计中翻转率最高的信号，时钟树的功耗可能高达整个功耗的30%。 当设计的数据无效时，将寄存器时钟关闭的技术，也就是加入门控时钟电路后，可以减少时钟树开关行为，从而节省系统动态功耗。同时，由于减少了时钟引脚的开关行为，寄存器内部功耗也减少了。 阅读全文
摘要：
试题1：设计一个自动饮料售卖机，饮料10分钱，硬币有5分和十分两种，并考虑找零。 试题解析： 饮料10分钱，硬币有5分、10分两种，投币一次或者两次，累计大于或者等于10分时，饮料弹出，有多余的硬币，也会弹出，由此可知，可以分为两个状态，一个是0分，一个是5分。 累计的币值等于10分，则弹出饮料，找 阅读全文
摘要：
一、前言 格雷码计数器可以运用于FIFO中。格雷码计数器的优势在于其相邻两个数值之间只有一位发生变化，提高了系统的抗干扰能力，而且在计数时，各个输出的门电路翻转次数要远远小于二进制计数器，从而可以大幅度的降低系统的功耗。 二、二进制转格雷码的原理 由表可知，格雷码相邻两个数之间只有一位会改变。 数学 阅读全文
摘要：
一、移位相加法实现乘法的原理 从被乘数的左边（最低位）开始，如果第 i 位为 1，则乘数左移 i （i = 0,1,2,······，size -1）位之后与之前的值相加，若最低位为 0 ，则保持不变，直至被乘数的最高位。 如：a = b = 101 a x b = 25 sum = 0； 101 阅读全文
摘要：
一、快时钟域到慢时钟域 当信号从快时钟域同步到慢时钟域时，有可能会导致信号的丢失，这时，我们很直接的想法是将脉冲信号拉宽之后再进行采样，主要原理就是就是在快时钟域下，将脉冲信号展宽，变成电平信号，再在慢时钟域下同步该电平信号，再用快时钟域同步慢时钟域下的脉冲信号，用该脉冲信号拉低在快时钟域下的脉冲信 阅读全文
摘要：
Verilog 里面如果有符号数和无符号数做运算，会强制当做无符号数运算； 例如 c = a + b; 其中a和b都是四位数，c是五位。在计算时，verilog会将a和b都扩展到5位，然后再做加法，而如果a和b中有无符号数，则位宽扩展就按照无符号数来，也就是高位补0。所以如果a和b中既有无符号又有有 阅读全文
摘要：
一、简介 一般来说，我们要将 FPGA 板子上采集的数据传输到 PC 端有多种方式，如 UART、USB、千兆网、光纤、PCIe等手段，感觉还是千兆网传输的性价比最高，实现上不是很难，传输速率也比较快。以太网的分类有标准以太网（10Mbit/s），快速以太网（100Mbit/s）和千兆以太网（100 阅读全文
摘要：
一、引言 在数字逻辑电路设计中，分频器是一种基本的电路单元。通常用来对某个给定频率进行分频，以得到我们想要的频率。在FPGA中，我们一般都是通过计数器来实现分频，分频得到的时钟质量没有通过PLL得到的时钟质量好，用于对时钟信号要求较高的逻辑设计中，还是用PLL分频比较好。下面将详细介绍任意偶数分频， 阅读全文