没有复位Verilog HDL逻辑程序的编写

 

       今天收到一个朋友的请求，帮忙看他们学校自制的一个Cyclone I 的古老的板子，仔细一看板子的电路原理图，没有按键、没有拨码开关、没有复位，整个板子的芯片外围电路只有四个共阴极的七段数码管和16个LED灯，需要编写一个代码测试一下。

        功能要求如下：

         （1）板子的输入端口之后一个时钟信号 clk ，输出信号为四位的位选信号 sel，八位的段选信号 seg；

         （2）板子上电之后的最初状态是4个数码管显示 0000，随后，最左边两个数码管显示 59，表征 59 分钟，最右边两个数码管显示 59，表示 59 秒，每隔 1 秒，数码管秒计数减 1 ，直到最后显示为 0000 。其实质就是倒计时 1 小时，周而复始。

 

        总结：

        这个逻辑挺简单的，本质上就是计数器的应用，困难的地方在于没有复位，无论是同步复位还是异步复位都没有，所以就需要用到寄存器赋初值的知识点，这里用到了initial 语句来赋初值。如  initial   count = 4'd0;

        实验结果证明，即便是没有复位也是可以实现逻辑控制的，initial 在一些场合也是可以被综合的。

Verilog HDL 程序如下：

// *********************************************************************************
// Project Name : 
// Email        : 
// Create Time  : 2020// :
// Module Name  : 
// editor       : Qing
// Version      : Rev1.0.0
// *********************************************************************************


module count_disp(
    input                           clk         ,

    output          reg[3:0]        sel         ,
    output          reg[7:0]        seg
    );

//========================================================================\
// =========== Define Parameter and Internal signals =========== 
//========================================================================/


reg                 [27:0]          cnt         ;
reg                 [7:0]           cnt_miao    ;
reg                 [7:0]           cnt_fen     ;
reg                 [15:0]          cnt_move    ;
reg                 [2:0]           cnt_sel     ;
reg                 [3:0]           disp_data   ;

wire                [3:0]           l_miao      ;
wire                [3:0]           h_miao      ;
wire                [3:0]           l_fen       ;
wire                [3:0]           h_fen       ;


//=============================================================================
//****************************     Main Code    *******************************
//=============================================================================

initial cnt_move = 16'd0;
always @(posedge clk) begin
    if(cnt_move == 49999) // 49999
        cnt_move <= 16'd0;
    else
        cnt_move <= cnt_move + 1'b1;
end

initial cnt_sel = 3'd0;
always @(posedge clk) begin
    if(cnt_move == 49999) begin
        if(cnt_sel == 3'd3)
            cnt_sel <= 3'd0;
        else
            cnt_sel <= cnt_sel + 1'b1;
    end
    else
        cnt_sel <= cnt_sel;
end

initial cnt = 28'd0;
always @(posedge clk ) begin
    if(cnt == 49999999)  // 49999999
        cnt <= 28'd0;
    else 
        cnt <= cnt + 1'b1;
end


initial cnt_miao = 8'd59;
always @(posedge clk) begin
    if(cnt == 49999999) begin  //////////////
        if(cnt_miao == 0)
            cnt_miao <= 59;
        else
            cnt_miao <= cnt_miao - 1'b1;
    end
    else
        cnt_miao <= cnt_miao;
end

initial cnt_fen = 8'd59;
always @(posedge clk ) begin
    if((cnt_miao == 0) && (cnt == 49999999)) begin //////////
        if(cnt_fen == 0)
            cnt_fen <= 8'd59;
        else
            cnt_fen <= cnt_fen - 1'b1;
    end
    else
        cnt_fen <= cnt_fen;
end

assign l_miao  = cnt_miao % 10;
assign h_miao  = cnt_miao / 10 % 10;

assign l_fen   = cnt_fen % 10;
assign h_fen   = cnt_fen / 10 % 10;


initial sel = 4'b1111;
initial disp_data = 4'd0;
always @(posedge clk) begin
    if(cnt_move == 49999) begin
        case(cnt_sel)
            0: begin sel <= 4'b0001; disp_data <= l_miao; end  // 共阴极
            1: begin sel <= 4'b0010; disp_data <= h_miao; end
            2: begin sel <= 4'b0100; disp_data <= l_fen ; end
            3: begin sel <= 4'b1000; disp_data <= h_fen ; end
            default: begin sel <= 4'b1111; disp_data <= 4'd0; end
        endcase
    end
end

always @(posedge clk) begin
    case(disp_data)
        0: seg <= 8'h3f;
        1: seg <= 8'h06;
        2: seg <= 8'h5B;
        3: seg <= 8'h4F;
        4: seg <= 8'h66;
        5: seg <= 8'h6D;
        6: seg <= 8'h7D;
        7: seg <= 8'h07;
        8: seg <= 8'h7F;
        9: seg <= 8'h6F;
        default: seg <= 8'h3f;
    endcase
end


endmodule

testbench如下：

`timescale 1ns/1ps

module count_disp_tb;
    reg                            clk                ;  //  时钟信号

    wire            [3:0]        sel                ;  //  段选信号
    wire            [7:0]        seg                ;  //  位选信号

count_disp count_disp_inst(
   .clk  ( clk     ),
   .sel  ( sel     ),
   .seg  ( seg     )
   );

initial
    clk = 1'b0;
    always #10 clk = ~clk;

endmodule