Vivado仿真错误提示集锦

问题1、[USF-XSim-62] 'compile' step failed with error(s). Please check the Tcl console output or 'C:/Users/legen/Desktop/fifo_test/3.prj/fifo_test/fifo_test.sim/sim_1/behav/xsim/xvlog.log' file for more information.

解决方案：看这个，感觉有点蒙，按照提示的路径 “ C:/Users/legen/Desktop/fifo_test/3.prj/fifo_test/fifo_test.sim/sim_1/behav/xsim/xvlog.log' file ” 打开这个文件，结果如图1 所示，图中明确告知是哪个模块的哪个信号有错误，更改即可。

图1

 

问题2、CRITICAL WARNING: [BD 41-2559] AXI interface port /S00_AXI_0 is not associated to any clock port. It may not work correctly. Please update ASSOCIATED_BUSIF parameter of a clock port to include this interface port in an external clock port. If no external clock port exists in the design, make the source clock port /clk_wiz_0/clk_out1 external and associate the interface port to it.

　　在Block Design之后，需要单击Validat Design，如图1所示，所报警告如图2所示。

图1

　图2

　　解决方法：

　　（1）双击下图3所示圈起来的内容，弹出如图4所示，在图4红框中填入S00_AXI_0，随后单击OK，重新Validate Design，弹出图5所示对话框；

 

 图3

 

图4

 

图5

 

 　　（2）在Block design中，将AXI接口引出给外部时，单击Validate Design会报这个警告，这个是因为在Block design中，时钟、复位、bus是分开的，需要把时钟复位引出，同时在时钟管脚上关联引出的AXI名称。

Validate Design（让Vivado自动进行设计的有效性验证）

 

问题3、ERROR: [BD 41-237] Bus Interface property CLK_DOMAIN does not match between /axi_interconnect_0/s00_couplers/s00_regslice/S_AXI(system_clk_wiz_0_0_clk_out1) and /S00_AXI_0(S00_ACLK)

　　报这个错误则是在时钟管脚关联引出的AXI名称时，关联错了。具体修改方法见问题2。