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Verilog +: -:语法
摘要：1."+:"变量[起始地址 +: 数据位宽] <–等价于–> 变量[(起始地址+数据位宽-1)：起始地址] data[0 +: 8] <--等价于--> data[7:0]data[15 +: 2] <--等价于--> data[16:15]2."-:"变量[结束地址 -: 数据位宽] <–等价于– 阅读全文
posted @ 2022-11-03 09:49 xiaoberber 阅读(342) 评论(0) 推荐(0) 编辑