2023年6月9日
m基于FPGA的FOC控制器verilog实现,包括CLARK,PARK,PID及SVPWM,含testbench
摘要： 1.算法仿真效果 Quartus II 12.1(64-Bit) ModelSim-Altera 6.6d Starter Edition 仿真结果如下： 2.算法涉及理论知识概要 整个系统的结构如下所示： 1、采集到两相电流 2、经过clarke变换后得到两轴正交电流量, 3、经过旋转变换后得到正 阅读全文
posted @ 2023-06-09 16:10 我爱C编程 阅读(118) 评论(0) 推荐(0) 编辑
m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步
摘要： 1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S 阅读全文
posted @ 2023-06-09 16:03 我爱C编程 阅读(154) 评论(0) 推荐(0) 编辑