【iCore1S 双核心板_FPGA】例程九：锁相环实验——锁相环的使用

实验现象：

　　利用Quartus内部组件生成锁相环，用SignalTap II进行校验。

核心代码：

//--------------------Module_PLL--------------------//
module PLL(
    input CLK_12M,
    output clk_48m,
    output clk_24m,
    output clk_12m,
    output clk_6m,
    output clk_3m
);

//-----------------------pll-----------------------//    
        my_pll     u1(
                        .inclk0(CLK_12M),
                        .c0(clk_48m),
                        .c1(clk_24m),
                        .c2(clk_12m),
                        .c3(clk_6m),
                        .c4(clk_3m)    
                    );
                    
//---------------------endmodule--------------------//            
endmodule 

实验方法及指导书:

链接：http://pan.baidu.com/s/1o87KzQ6 密码：chtz