硬件工程师PCB图checklist
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| 条目内容 | 备注 |
| 检查关键元器件位置，如CPU、内存、Flash，看是否有必要调整方向和位置，以得到更好的内存总线、Flash、差分对等关键走线拓扑。 | 布局review |
| 检查元器件排列是否美观，相似封装的器件是否对齐，比如SOP封装、双列DIP接插件等容易排列整齐的元器件 | 布局review |
| 检查对外接口的芯片如RS232、RS485、CAN收发器，需靠近接插件，而不该靠近CPU。 | 布局review |
| 保护与隔离功能的TVS、光耦、磁珠电容等元器件需靠近接插件。 | 布局review |
| 背板总线驱动器尽量靠近背板连接器放置 | 布局review |
| 检查数模混合板的数字电路和模拟电路器件布局时是否已经分开，信号流向是否合理 | 布局review |
| 检查电源模块位置，如DC/DC、LDO，根据与负载的距离、或是流到多个负载的电流走向、共享DC/DC输入电容、散热要求 | 布局review |
| 检查DC/DC、LDO输入电容和输出电容位置，主要是大的储能电容，储能电容至少有一个与电源模块放在同一层，以减小ESL | 布局review |
| 调整电容数量，有些情况需要增加电容，有些情况需要删除电容，原理图阶段由于不知道后面的走线及via情况， 一般可以Placement前少放电容，Placement后可以根据via情况，增加一下bypass电容 |
布局review |
| 检查OSC、clock buffer的位置，应适当靠近相关芯片，不能靠近板边，远离发热量大的热源，远离有强辐射的电路，如DC/DC的电感， 远离大电流电路如DC/DC |
布局review |
| 检查OSC和buffer的电源LC电路放在同一层，以减小这些关键芯片的电源噪声 | 布局review |
| 检查OSC和buffer的串联匹配电阻是否跟OSC和buffer放在同一层，以尽量减少clock上的via数 | 布局review |
| 检查复位按钮等EMI敏感器件的位置，一般不应放在板子核心区域。 | 布局review |
| 检查JTAG等调试用接插件位置，一般应放在PCB边框附件，多个接插件排列整齐，这些接插件不是对外接插件，结构工程师不负责检查 | 布局review |
| 检查BGA下小电容位置，看是否有足够的0402小电容 | 布局review |
| 检查其它芯片的电源pin是否有耦合电容（0402/0603电容） | 布局review |
| 检查高速链路的隔直电容，一般情况下放在接收端，除了PCIe | 布局review |
| 检查100/1000base-t的双向匹配电阻，应放在芯片侧，而不是变压器侧 | 布局review |
| 检查VTT电阻放在菊花链的最后一个pin的后面 | 布局review |
| 检查串联匹配、并联匹配电阻位置，尤其是DDR2/3内存的clock 100欧姆差分电阻等这类关键的匹配电阻 | 布局review |
| 检查LC滤波电路，一般情况下L与C放在同一层，C靠近芯片pin，L可以是磁珠 | 布局review |
| 检查RC滤波电路，一般情况下R与C放在同一层，C靠近芯片pin | 布局review |
| 运放的反馈loop应该越小越好，也就是这些反馈电阻靠近运放 | 布局review |
| 继电器为尾对尾相对或互相垂直（绝对不可平行放） | 布局review |
| LED+resistor的场合，电阻应放在LED这一侧，而不是芯片这一侧 | 布局review |
| 检查浪涌抑制器件对应的信号走线是否在表层，走线需短且粗 | layout review(走线部分) |
| 检查继电器开关输出部分走线是否足够宽 | layout review(走线部分) |
| 一般情况下，模拟信号不该穿过高电压、大电流和高频率的区域，如OSC、buffer、DC/DC、共模电感、变压器、滤波器等 | layout review(走线部分) |
| 相邻层布线方向应互为垂直；如不可避免平行，需检查重叠走线的类型，是不是高速线，是不是时钟线，是不是复位线等关键走线。 如果是一般的固定电平走线，则可以放宽要求。 |
layout review(走线部分) |
| 一般情况下，每个0402/0603滤波电容需要1个GND via,不能简单认为直接连在表层GND plane就可以了 | layout review(via部分) |
| 删除BGA下多余的power 和GND via，bypass电容可以利用BGA fan-out的via，上/下拉电阻也可以利用BGA fan-out的via | layout review(via部分) |
| 检查上下拉电阻，多个电阻应该共用1个power 或GND via，以减小不必要的电源via | layout review(via部分) |
| 检查大电流情况下的via数量是否足够，主要是电源模块和LC电路L的两端，包括电源模块的GND via和储能电容的GND via | layout review(via部分) |
| 检查信号via的地方，就近打GND via，以避免参考GND plane换层引起的问题 | layout review(via部分) |
| 电源模块或者LC电路的电容两端需要多个via，尤其是电源模块边上的储能电容 | layout review(via部分) |
| 对于OSC和buffer或者其他需要低GND ESL的电路，GND pin需要多个via，并直接连接到top bottom层的GND plane | layout review(via部分) |
| 对于对共地敏感的芯片，比如电源模块的电压反馈分压电阻和基准电压的电阻RRFEF这类对GND 干扰比较敏感的电路， 一般不适应直接连接到电源模块在top/bottom层的plane，以免大电流或者波动的电流流过该pin的via。 |
layout review(via部分) |
| 大电流的plane需要2层或者3层，可以在信号层做power plane。 | layout review(plane部分) |
| 电源层内缩需要遵循20H原则，这点其实很容易做到 | layout review(plane部分) |
| 除非出于散热目的或者作为参考平面不得不外扩，一般情况下 电源plane面积越小越好，留下来的面积给其它电源plane或是GND plane。 | layout review(plane部分) |
| 信号层铺GND plane时，需检查是否出现island，尤其是Top和bottom层，容易出现孤岛。 | layout review(plane部分) |
| 对于Top、Bottom上的大面积铜箔，推荐铺网格铜[单板用斜网，背板用正交网，线宽0.3mm （12 mil）、间距0.5mm （20mil）] | layout review(plane部分) |
| 检查模拟GND和数字GND的分割，如果做成统一GND的，有条件分割的，则做分割，没条件分割的，用更低阻抗的plane连接模拟GND和数字GND | layout review(plane部分) |
| 检查总线拓扑，检查该总线同一层的所有走线都参考相同的GND plane，对DDR2/3总线之类的供电电源就是IO电源的，电源plane也可以做参考平面。 | layout review(plane部分) |
| 检查电源layer下的所有power plane，查看其路径上是否足够宽，尤其是否被路径上的via打断。 | layout review(plane部分) |
| 检查电源layer下的所有power plane，查看其拓扑走向，并检查via数是否足够，尤其是DC/DC输出端。 | layout review(plane部分) |
| 检查所有clock走线，确认via数是否可接受，一般情况下应不多于2个via，via处至少需GND via，顺便再次检查匹配电阻的位置。 | layout review(走线部分) |
| 检查所有clock走线，确认参考平面是否连续。 | layout review(走线部分) |
| 检查所有差分对走线，确认via数是否可接受，一般情况下应不多于2个via，via处至少需GND via。顺便再次检查匹配电阻和隔直电容的位置 | layout review(走线部分) |
| 检查所有差分对走线，确认参考平面是否连续。 | layout review(走线部分) |
| 检查GND via的分布情况，确保有条件打GND via的地方，尤其是信号via较多的地方，都打GND via，起GND换层的作用。 | layout review(via部分) |
| 检查以电源平面为参考面的信号（尤其是夹在2个电源层之间的信号），检查这些信号的重要程度，尤其是跨越多个电源平面的那些信号。 | layout review(走线部分) |
| 检查内存走线是否穿越了密集过孔区域，密集过孔打断GND plane，导致走线没有连续的参考GND plane。 | layout review(via部分) |
| 过孔的排列不宜太密，避免引起电源、地平面大范围断裂，这条尺度不好把握，需case by case处理。 | layout review(via部分) |
| net name检查：导出net name and length,在excel里面检查总线上每个name，容易发现length非常短的net等这类异常情况，还能发现误名等情况，由于trace length是最终的物理实现，所以trace length结合net name的检查很重要 | 线名与线长检查 |
| 总线等长检查：对于内存之类的总线，按照不同总线分别列地址 控制线，数据线，时钟线等 | 线名与线长检查 |
| 差分对等长检查：主要检查差分对+/-线长一般要小于+/-5mil | 线名与线长检查 |
| 总线等长检查：对于GMII/MII之类的TX/ RX分开的总线，按照TX/RX分别列出来做检查 | 线名与线长检查 |
| 检查BGA芯片四周的GND或power pin没有直接连接到表层的GND或power plane，否则该BGA的pin容易虚焊 | layout review(plane部分) |
| 检查BGA芯片内部的GND或power pin没有直接在表面铺铜，否则该pin容易虚焊 | layout review(plane部分) |
| DC/DC输入电容与输出电容需就近打GND via，这些GND via推荐直接链接到Top/bottom层的GND plane | layout review(via部分) |
| 板卡GND plane覆盖的区域，需沿着GND plane的边框，打GND via，以减小内层信号的EMI | layout review(via部分) |
| 板卡上大面积空余区域，一般需打GND via，以增强layer之间的连接强度 | layout review(via部分) |
| 打开电源plane层，点亮所有CLK结尾的net，检查是否有跨参考平面的走线，或是非驱动该net的电源plane | layout review(plane部分) |
| 打开电源plane层，点亮所有+/-结尾的net，检查是否有跨参考平面的走线，或是非驱动该net的电源plane | layout review(plane部分) |
| 打开电源plane层，点亮所有含RST字符的net，检查Top/Bottom层是否有长走线，是否至少有一层参考平面 | layout review(plane部分) |
| 检查与BGA芯片PLL/Vref/Bias等相关管脚相关的电容，位置是否靠近BGA芯片 | 布局review |
| 检查内存走线，看via多的地方，是否有打断的GND plane，或者某些走线局部没有参考平面。 | layout review(plane部分) |
| 检查CT/PT之类的大DIP接插件，pin脚是否铺较多的铜皮。 | layout review(plane部分) |
| 打开电源plane层，逐个点亮每一个电源net，看plane布局是否合理，plane是否有被via打断的区域，电流承载能力如何 | layout review(plane部分) |
| 分别打开Top/bottom层，逐个点亮每一个电源net，检查芯片的电源pin有没有对应的小电容 | layout review(电容部分) |
| AD转换器与运放之间的滤波电容一般需要放到AD转换器这一侧 | 布局review |
| 复位net如果有电容，该电容需要放到被复位芯片侧。 | 布局review |
