随笔分类 -  FPGA QuartusII

摘要：在日志http://www.cnblogs.com/qiweiwang/archive/2011/03/07/1975932.html和http://www.cnblogs.com/qiweiwang/archive/2010/11/25/1887888.html中，我们已经讨论过复位电路的设计。1.完全异步复位的问题 完全异步复位在确立和释放触发器时都是异步的，这里异步复位指的是复位连线到触发器的异步复位引脚的情况。此外，复位的确立和释放是没有任何时钟的背景下执行的。 1: module resettff 2: ( 3: output reg oData, 4: input iclk,iR. 阅读全文

摘要：解决方案一：相位控制 考虑到不同周期的有任意相位关系的两个时钟区域，如果其中至少一个时钟是在FPGA内部通过PLL(锁相环)或者DLL(延迟锁相环)可控制的，另一个时钟与在PLL或者DLL解决方案中那个时钟周期有倍数关系，那么相位匹配可以用来消除时序冲突。 信号由一个慢时钟区域向另一个周期是其一半的时钟区域传送，如果在时钟相位关系没有任何保障的前提下，时序就会发生冲突。然而，使用DLL或者PLL由... 阅读全文

摘要：一、面积结构设计 1.折叠流水线可以优化在流水线级复制逻辑的流水线设计的面积。“折叠流水线”的方法是与“拆开环路”相反的操作，是一种面积和速度互换的方法。 2.共享逻辑资源有时要求专门的控制电路来决定哪些元件是到特定结构的输入。在有些应用中，常常对资源的输入有更复杂的变化，为了复用逻辑，某些控制可能是必须的；当共享逻辑比控制逻辑更大时，控制可以直接用来逻辑复用。 3.资源共享 这里的资源共享，不是... 阅读全文

摘要：1.1 High Throughput 拆开一个迭代环路会增加数据吞吐量，带来的代价是面积成比例的增加。通常，如果要求n次迭代环路的算法拆开后，流水线实现将呈n倍的流量性能(throughput performance)增加。 迭代算法 EXP1module power3( input [7:0] x, input clk, input start, output reg [7:0] xpower... 阅读全文

摘要：组合逻辑中多用门控时钟，一般驱动门控时钟的逻辑都是只包含一个门，如果有其他的附加逻辑，就容易因竞争而产生不希望的毛刺。门控时钟通过一个时能信号控制时钟的开关。当系统不工作时可以关闭时钟，整个系统处于非激活状态，这样就能够在某种程度上降低系统功耗。 然而，使用门控时钟并不符合同步设计的思想，它可能会影响设计的实现和验证。单纯从功能上看，使用使能时钟替代门控时钟是一个不错的选择；但是使能时钟在使能信号关闭时，时钟信号仍然在工作，它无法像门控时钟那样降低系统的功耗。 Altera的解决方案： 对于上升沿有效的系统时钟clk，他的下降沿先把门控时钟打一拍，然后再用这个使能信号和系统时钟clk相与后作. 阅读全文

摘要：2FSK调制的原理就不多说了，直接上电路，当码元为0的时候选择频率f1，当码元为1的时候选择频率f2module mux_freq( input clk, input rst_n, input code, output reg [9:0] freq);wire [9:0] f1;wire [9:0] f2;assign f1 = 10'b0000_000_000;assign f2 = 10'b0000_100_001;always @(posedge clk,negedge rst_n)if(!rst_n) freq <= 10'd0;else if(!code 阅读全文

摘要：1.PLL电路复位和亚稳态 亚稳态对于一个寄存器的影响相对来说是比较小的，但是对于诸如总线式的寄存器受到亚稳态的影响就比较大了，搞不好是致命的打击。 在带有复位端的DFF中，当reset信号“复位”有效时，它可以直接驱动最后一级的与非门，令Q端“异步”置位为1或0，这就是异步复位。当这个复位信号release时，Q端输出由前一级的内部输出决定。然而，由于复位信号不仅直接作用于最后一级门电路，而且也会作为前级电路的一个输入信号，所以这个前一级的内部输出也受到复位的影响。前一级的内部电路实际上是实现了一个“保持”功能，即在时钟沿跳变附近锁住当时的输入值，使得在时钟变为高电平时不再受输入信号的影响. 阅读全文

摘要：http://www.altera.com/support/examples/timequest/exm-timequest.html?GSA_pos=5&WT.oss_r=1&WT.oss=Timequesthttp://www.altera.com/support/software/timequest/sof-qts-timequest.html?GSA_pos=4&WT.oss_r=1&WT.oss=Timequesthttp://www.altera.com/search?output=xml_no_dtd&sort=date%3AD%3AL%3Ad1&client=www_front 阅读全文

摘要：时钟使能电路是同步设计的重要基本电路，在很多设计中，虽然内部不同模块的处理速度不同，但是由于这些时钟是同源的，可以将它们转化为单一的时钟电路处理。在FPGA的设计中，分频时钟和源时钟的skew不容易控制，难以保证分频时钟和源时钟同相。故此推荐采用使用时钟使能的方法，通过使用时钟使能可以避免时钟“满天飞”的情况，进而避免了不必要的亚稳态发生，在降低设计复杂度的同时也提高了设计的可靠性。　　我们可以利用带有使能端的D触发器来实现时钟使能的功能。在上图中clk1x是CLK的四分频后产生的时钟，clk1x_en是与clk1x同频的时钟使能信号，用clk1x_en作为DFF的使能端，D端的数据只有在cl 阅读全文

摘要：串口程序，可以连续发送和接受CLK_div是RS232时钟产生模块另外两个接受和发送模块如下：Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/-->module RS_232_r(clk9600,reset,datain,dataout,valid);input clk9600,datain,reset;output reg [7:0] dataout;output reg valid;reg[7:0] temp;reg flag;reg [3:0 阅读全文

摘要：其中 data_process模块：Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module data_process 2 ( 3 clk, 4 valid, 5 rst_n, 6 data_from_sp, 7 data_out, 8 flag, 9 clr, 10 data_out_en11 );12 13 input clk;14 input valid/*synthesis keep*/;15 input rst_n;16 阅读全文

摘要：https://www.altera.com/cn/download/dnl-index.jspftp://ftp.altera.com/outgoing/release/ 阅读全文

摘要：http://blog.ednchina.com/ilove314/201656/message.aspx 一个简单的异步复位的例子Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 module test 2 ( 3 input clk, 4 input rst_n, 5 input data_in, 6 output reg out 7 ); 8 always @ (posedge clk or negedge rst_n) 9 if( 阅读全文

摘要：1.奇数N分频器思路：一个模N计数器计数，一个比较器,下图为mod=9分频电路比较器datab[]=(N+1)/2,比较器取A>=B(ageb)2 偶数分频器mod=10；比较器datab[]=N/2,比较器取A>=B(ageb)3 对于2*M的偶数分频还可以用一个计数器和二分频级联而成（M=5）4. 偶数分频器的另一种实现形式由一个模N/2计数器和一个TFF组成 模2的分频器就是每1个clock就0变1、1变0，模4的分频器就是每2个clock就0变1、1变0；计数器部分我們使用lpm_counter，0变1、1变0我們就是用lpm_ff这个T-FF。5 三分频的特殊电路模型，三 阅读全文

摘要：.http://blog.ednchina.com/wanyou2345/1800613/message.aspxhttp://blog.ednchina.com/wanyou2345/1831015/message.aspx 阅读全文

摘要：康乃尔大学DE2历年codehttp://people.ece.cornell.edu/land/courses/ece5760/FinalProjects/里面有很多完整的工程供学习和下载全球使用者实例http://www.terasic.com.cn/cgi-bin/page/archive.pl?Language=China&CategoryNo=&No=330&PartNo=2其他大牛的博客http://blog.ednchina.com/riple/47380/message.aspxhttp://www.cnblogs.com/oomusou/archive/2008/08/11/ 阅读全文

摘要：Altera对应的时序概念 下面主要介绍Altera对应的这些时序概念和约束方法。 前面首先介绍的第一个时序概念是周期（Period），这个概念是FPGA/ASIC通用的一个概念，各方的定义相当统一，至多是描述方式不同罢了，所有的FPGA设计都首先要进行周期约束，这样做的好处除了在综合与布局布线时给出规定目标外，还能让时序分析工具考察整个设计的Fmax等。 Abstractfmax是讨论timin... 阅读全文

摘要：EDN博客精华文章作者：codeman set_input_delay/ set_output_delay　　在与时钟选项定义的时钟相关的输入port上定义data arrival time，可将输入延时定义与上升沿或下降沿相关。　　如果输入延时与简单的生成时钟相关，到生成时钟的clock arrival time要加到data arrival time上。　　输入延时可以定义与时钟网络中的por... 阅读全文