(筆記) 如何設計邊緣檢測電路? (SOC) (Verilog)

Abstract
邊緣檢測電路(edge detection circuit)是個常見的基本電路。

Introduction
使用環境：Quartus II 7.2 SP3

所謂的邊緣檢測，簡單的說就是判斷前一個clock的狀態和目前clock狀態的比較，若由0變1，就是上升沿檢測電路(posedge edge detection circuit)(又稱上緣微分電路)，若是由1變0，就是下升沿檢測電路(negedge edge detection circuit)(又稱下緣微分電路)，若上升沿與下升沿都要檢測，就是雙沿檢測電路電路(double edge detection)。

上升沿檢測電路(posedge detection circuit)

Method 1：
使用兩個reg

r_data_in0與r_data_in1為D-FF，分別hold住上一個clock與目前clock的i_data_in，所謂上升沿電路，就是i_data_in由0變1，也就是r_data_in0為0且r_data_in1為1，故用not接r_data_in0，之後再用and連接r_data_in1。

posedge_detection.v / Verilog

1 /* 
 (C) OOMusou 2008 http://oomusou.cnblogs.com
 
 Filename    : posedge_detection.v
 Compiler    : Quartus II 7.2 SP3
 Description : Demo how to design posedge detection circuit
 Release     : 07/06/2008 1.0
 */
 
 module posedge_detection (
   input  clk,
   input  rst_n,
   input  i_data_in,
   output o_rising_edge
 );
 
 reg r_data_in0;
 reg r_data_in1;
 
 assign o_rising_edge = ~r_data_in0 & r_data_in1;
 
 always@(posedge clk, negedge rst_n) begin
   if (!rst_n) begin
     r_data_in0 <= 0;
     r_data_in1 <= 0;
   end
   else begin
     r_data_in0 <= r_data_in1;
     r_data_in1 <= i_data_in;
   end
 end
 
 endmodule

這種寫法經過合成後，會很聰明的只用一個2 bit的D-FF，與一個AND。

Method 2：
使用1個reg

posedge_edgedetection2.v / Verilog

1 /* 
 (C) OOMusou 2008 http://oomusou.cnblogs.com
 
 Filename    : posedge_detection2.v
 Compiler    : Quartus II 7.2 SP3
 Description : Demo how to design posedge detection circuit
 Release     : 08/11/2008 1.0
 */
 
 module posedge_detection2 (
   input      clk,
   input      rst_n,
   input      i_data_in,
   output reg o_rising_edge
 );
 
 reg r_data_in0;
 
 always@(posedge clk, negedge rst_n) begin
   if (!rst_n)
     r_data_in0 <= 0;
   else begin
     r_data_in0 <= i_data_in;
    
     if ({r_data_in0, i_data_in} == 2'b01)
       o_rising_edge <= 1;   
     else
       o_rising_edge <= 0;
   end
 end
 
 endmodule 

若你覺得Method 1比較不好理解，那Method 2就非常的behavior，只使用一個reg記住前一個clock的狀態，並在這個clock判斷前一個狀態是否為0且目前狀態是否為1，這樣就是posedge了。

這種寫法經過合成之後，只有一個D-FF與EQUAL，右邊的o_rising_edge的D-FF主要是因為在always block內的reg。

就這個例子而言，Method 1與Method 2目前在Quartus II 7.2 SP3的合成下resource打成平手，logic element各用兩個D-FF與與一個組合電路，不過Method 2的code可讀性比較高。

下升沿檢測電路(negedge detection circuit)

 

r_data_in2與r_data_in1為reg，分別hold住上一個clock與目前clock的i_data_in，所謂下升沿電路，就是i_data_in由1變0，也就是r_data_in2為1且r_data_in1為0，故用not接r_data_in1，之後再用and連接r_data_in2。

Method 1：
使用兩個reg

nededge_detection.v / Verilog

1 /* 
 (C) OOMusou 2008 http://oomusou.cnblogs.com
 
 Filename    : nededge_detection.v
 Compiler    : Quartus II 7.2 SP3
 Description : Demo how to design nededge detection circuit
 Release     : 07/06/2008 1.0
 */
 module negedge_detection (
   input  clk,
   input  rst_n,
   input  i_data_in,
   output o_falling_edge
 );
 
 reg r_data_in0;
 reg r_data_in1;
 
 assign o_falling_edge = r_data_in0 & ~r_data_in1;
 
 always@(posedge clk, negedge rst_n) begin
   if (!rst_n) begin
     r_data_in0 <= 0;
     r_data_in1 <= 0;
   end
   else begin
     r_data_in0 <= r_data_in1;
     r_data_in1 <= i_data_in;
   end
 end
 
 endmodule

Method 2：
使用1個reg

nededge_detection2.v

1 /* 
 (C) OOMusou 2008 http://oomusou.cnblogs.com
 
 Filename    : nededge_detection2.v
 Compiler    : Quartus II 7.2 SP3
 Description : Demo how to design nededge detection circuit
 Release     : 07/06/2008 1.0
 */
 module negedge_detection2 (
   input      clk,
   input      rst_n,
   input      i_data_in,
   output reg o_falling_edge
 );
 
 reg r_data_in0;
 
 always@(posedge clk, negedge rst_n) begin
   if (!rst_n)
     r_data_in0 <= 0;
   else begin
     r_data_in0 <= i_data_in;
    
     if ({r_data_in0, i_data_in} == 2'b10)
       o_falling_edge <= 1;
     else
       o_falling_edge <= 0;
   end
 end
 
 endmodule

 

雙沿檢測電路電路(double edge detection)

r_data_in2與r_data_in1為reg，分別hold住上一個clock與目前clock的i_data_in，所謂雙沿電路，就是i_data_in由1變0，或者由0變1，也就是r_data_in2為1且r_data_in1為0，或者r_data_in2為0且r_data_in1為1時，故用xor接r_data_in1與r_data_in2。

Method 1：
使用2個reg

doubleedge_detection.v / Verilog

1 /* 
 (C) OOMusou 2008 http://oomusou.cnblogs.com
 
 Filename    : doubleedge_detection.v
 Compiler    : Quartus II 7.2 SP3
 Description : Demo how to design double edge detection circuit
 Release     : 07/06/2008 1.0
 */
 
 module doubleedge_detection (
   input  clk,
   input  rst_n,
   input  i_data_in,
   output o_double_edge
 );
 
 reg r_data_in0;
 reg r_data_in1;
 
 assign o_double_edge = r_data_in0 ^ r_data_in1;
 
 always@(posedge clk, negedge rst_n) begin
   if (!rst_n) begin
     r_data_in0 <= 0;
     r_data_in1 <= 0;
   end
   else begin
     r_data_in0 <= r_data_in1;
     r_data_in1 <= i_data_in;
   end
 end
 
 endmodule

Method 2：
使用1個reg

doubleedge_detection2.v / Verilog

1 /* 
 (C) OOMusou 2008 http://oomusou.cnblogs.com
 
 Filename    : doubleedge_detection2.v
 Compiler    : Quartus II 7.2 SP3
 Description : Demo how to design double edge detection circuit
 Release     : 07/06/2008 1.0
 */
 
 module doubleedge_detection2 (
   input      clk,
   input      rst_n,
   input      i_data_in,
   output reg o_double_edge
 );
 
 reg r_data_in0;
 
 always@(posedge clk, negedge rst_n) begin
   if (!rst_n)
     r_data_in0 <= 0;
   else begin
     r_data_in0    <= i_data_in;
    
     if ({r_data_in0, i_data_in} == 2'b10)
       o_double_edge <= 1;
     else if ({r_data_in0, i_data_in} == 2'b01)
       o_double_edge <= 1;
     else
       o_double_edge <= 0;
      
     // another method
     // o_double_edge <= r_data_in0 ^ i_data_in;
   end
 end
 
 endmodule 

 

 

完整程式碼下載
posedge_detection.7z
posedge_detection2.7z
negedge_detection.7z
negedge_detection2.7z
doubleedge_detection.7z
doubleedge_detection2.7z

Conclusion
什麼時候會使用這種電路呢?若input是非同步信號，為了要讓input與你同步的FSM一起處理，必須先經過邊緣檢測，使之與clock同步，然後才能跟你的FSM一起運作。

See Also
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Reference
王钿、卓興旺 2007，基於Verilog HDL的數字應用設計，國防工業出版社